区模块缩减
模块减少可以在模型仿真和生成代码时实现更快的执行。当启用模块简化时,某些模块组可以折叠为单个模块,甚至完全删除。
使用Simulink® Design Verifier™,模块简化会自动进行,并且未使用的代码路径中的模块将从模型中删除。Simulink Design Verifier结果不包括已减少的模块的测试目标。
考虑以下模型中的Switch模块。
对于这个Switch模块,控制输入始终是0
。如果 首个输入传递条件模块参数是 u2 ~= 0
,则 Switch模块总是将第三个输入传递到输出端口。当您分析此模型时,Simulink Design Verifier 会从模型中删除 Switch模块,并且不会报告 Switch模块的任何测试目标。
有关模块简化的更多信息,请参阅Block reduction参数的描述。