从Simulink模型产生HDL代码

第1天 (共2天)

准备 Simulink 模型用于生成 HDL 代码

目标: 准备 Simulink 模型用于生成 HDL 代码。为不需要优化的简单模型生成 HDL 代码和测试平台。

• 准备 Simulink 模型用于生成 HDL 代码
• 生成 HDL 代码
• 生成测试平台
• 使用 HDL 仿真器验证生成的 HDL 代码

定点精度控制

目标: 建立生成的 HDL 代码和模型中特定的 Simulink 模块之间的对应关系。使用定点工具最终确定模型的定点架构。

• 定点定标和继承
• Fixed-Point Designer 工作流程
• Fixed-Point Tool
• 命令行界面

多速率模型生成 HDL 代码

目标: 为多速率设计生成 HDL 代码。了解实现多速率设计的不同建模策略。

• 准备多速率模型用于生成 HDL 代码
• 生成单个或多个时钟引脚的 HDL 代码
• 通过联合仿真验证多速率设计
• 为多速率应用设计简化的流式接口

第2天 (共2天)

优化生成的 HDL 代码

目标: 使用流水线满足设计的时间要求。使用特定的硬件实现并共享资源以优化面积。

• 使用 HDL 工作流顾问生成 HDL 代码
• 通过流水线满足时间要求
• 为兼容的 Simulink 模块选择特定的硬件实现
• 在子系统中共享 FPGA/ASIC 资源
• 验证优化的 HDL 代码是否逐位精确和周期精确
• 将 Simulink 模块映射至 FPGA 上专用硬件资源

对流式架构进行建模和优化

目标: 使用显式控制信号对硬件友好的流式架构进行建模。手动包含计时和面积优化，并确保反压传播。

• 对完全并行的流式架构进行建模
• 将流水线寄存器插入到时钟频率模型中
• 了解从并行架构到串行架构的建模步骤
• 通过有效/就绪握手机制确保正确的停顿行为

使用原生浮点

目标: 在 HDL 代码中实现浮点值和运算。

• 使用原生浮点的原因和时间
• 使用 HDL Coder 生成独立于目标硬件的 HDL 代码
• 定点与浮点比较
• 浮点实现的优化

外部 HDL 代码与生成 HDL 代码的接口

目标: 使用黑盒接口将现有 HDL 代码合并到您的设计中。参数化 HDL 代码以提高可重用性和可读性。

• 外部 HDL 代码接口
• 提高代码的可重用性和可读性