HDL 代码生成和验证

 

Simulink 用于 HDL 代码生成和验证 

无需编写 HDL 代码即可探索、实现和验证 FPGA、SoC 或 ASIC 设计。

进行高级别的设计和探索,之后直接通过 MATLAB® 或 Simulink® 生成并验证 HDL,以用于 FPGA、ASIC 或片上系统 (SoC) 原型或生产项目。

  • 为任何 FPGA、ASIC 或 SoC 硬件生成优化且可读的 VHDL® 或 Verilog®
  • 将系统级设计与子系统级实现相连接
  • 使用优质的硬件模型构建硬件子系统,用于数学、DSP、无线通信、控制和视觉处理
  • 使用自动引导转换为定点,或为任何目标设备生成原生浮点运算
  • 直接从 Simulink 和 MATLAB 部署至原型硬件并进行调试
  • 重用算法模型和测试用例 

“与传统的设计流程相比,采用基于模型的设计,我们能更早地验证算法和系统功能,更快地适应规格变更,评估更多的设计替代方案。基于模型的设计帮助在算法专家和 RTL 工程师之间架起桥梁。”

Mamoru Kamiya, Renesas System Design

使用 MATLAB 和 Simulink 进行  HDL 代码生成和验证

为任何目标生成 HDL 代码

使用高级合成技术,将硬件就绪的 MATLAB 或 Simulink 编译为可读、可追溯且可合成的 VHDL 或 Verilog HDL 代码。此代码经过了优化,可以跨任何 FPGA、ASIC 或 SoC 硬件进行移植。 

无论您的硬件设计经验是否丰富,都可以生成高质量的 HDL 代码。通过高级别作业,您可以加快研究硬件架构的折中方案,以实现目标并自动生成 HDL 代码和接口。

基于模型的设计合作

借助 Simulink,算法开发人员可以与硬件、软件和模拟设计工程师合作。他们可以使用相同的模型来设计、研究折衷方案,并在开始实施之前验证系统架构。

直接通过这些模型生成 HDL 代码让您可以适应变化,并且可在 VHDL 或 Verilog、模型以及需求之间保持可追溯性。 

HDL 就绪模型和示例

使用高级模块构建设计,仿真算法的硬件实现并生成高质量的 HDL 代码。模块包括数学、三角学、数字信号处理、无线通信,以及视频和图像处理。您可以使用子系统级知识产权进行 LTE 无线视觉处理

Fixed-Point 简化操作

自动实现浮点到定点的数据类型转换过程,以便于实施。在资源使用和精确度之间实现平衡。

如果您要实现高精度或高动态范围的计算,或者希望在转换为定点之前生成原型,那么可以生成可合成、与目标无关的原生浮点 HDL。

自动执行 FPGA 和 SoC 原型开发

对于 Xilinx®、Intel®、Microsemi® 和 Speedgoat 等深受欢迎的 FPGA 和 SoC 原型开发平台,您只需按下一个按钮,即可生成设备编程所需的一切。原型可以作为独立设备运行,也可以连接到 MATLAB 或 Simulink 进行激励和调试。之后,您可以将其重复用于任何 FPGA、ASIC 或 SoC 上的生产实施。 另外,您还可以为简单的编程设置定制的原型板。

重用模型和测试以进行验证

协同仿真 MATLAB 或 Simulink 模型和测试,以及 Mentor Graphics® 或 Cadence® 仿真器中运行的手写或生成的 HDL 代码。然后将这些模型和测试导出为适用于 UVM 或自定义验证环境的 SystemVerilog DPI-C 组件。