第 3 章
在设计验证中重用参考模型
使用 HDL 协同仿真验证 RTL 实现
一旦完成 MATLAB 或 Simulink 参考模型，硬件设计师即可编写或生成 RTL 来实现参考模型。
HDL 协同仿真支持您对参考模型和 RTL 进行背靠背仿真，以便自动比较结果。整个设计中，用 Verilog® 或 VHDL® 编码的部分可使用 Siemens EDA 或 Cadence® 的 HDL 仿真器进行仿真，其余部分则可在 MATLAB 或 Simulink 中进行仿真。
在 RTL 开发过程中，HDL 协同仿真是强大的工具，因为您可以使用 HDL 仿真器的调试环境来识别问题。HDL 协同仿真也可用于评估 Verilog 或 VHDL 代码覆盖率，从而帮助您衡量验证进度。
从 MATLAB 或 Simulink 生成 SystemVerilog 测试平台组件
您可以从 MATLAB 或 Simulink 将算法开发连接到现有验证环境。
通过直接编程接口 (DPI) 生成，您可以指定 MATLAB 函数或 Simulink 模型作为源，通常是测试平台的激励或检查的源。然后，您可以从该源生成 C 代码以及 SystemVerilog 封装，该封装通过 DPI 与 Siemens EDA、Cadence、Synopsys 和 AMD 的仿真器对接。
SystemVerilog 测试平台的自动生成可减少验证工程师用 SystemVerilog 开发单元测试的时间，并支持将 MATLAB 或 Simulink 黄金参考模型的更改快速整合到 RTL 测试平台中。
从 Simulink 模型生成 UVM 环境
通用验证方法 (UVM) 实施难度不小，且颇为耗时。借助 uvmbuild 函数，您可以直接从 Simulink 中的参考模型生成完整的 UVM 环境，从而加快实施 UVM。
使用参数化测试平台，您可以使用 HDL 仿真器生成实现约束随机验证的测试平台，包括 Cadence Xcelium™、Synopsys® VCS®、Siemens® Questa® 和 AMD® Vivado® 仿真器。
“借助 Simulink，我们在手工编写生产 UVM 测试平台、测试序列和记分板上花费的时间几乎可以减半，从而有更多时间专注于突破性创新应用。
我们针对汽车应用设计的 ASIC 需要依赖 UVM 进行生产验证，为这些设备开发算法曾是一项繁琐的任务，但 MATLAB 和 Simulink 大大简化了这个过程。”
