Divide by Constant HDL Optimized

将输入除以常量并舍入到整数并生成优化的 HDL 代码

自 R2021a 起

全页展开

库:
Fixed-Point Designer HDL Support / Math Operations

描述

Divide by Constant HDL Optimized 模块使用具有周期精确延迟的 HDL 优化架构，输出输入除以一个常量的结果，并使用指定的舍入方法将结果舍入为整数。

Divide by Constant HDL Optimized 模块使用的算法在功能上类似于 Granlund-Montgomery-Warren 方法。除法运算是通过与倒数相乘计算的，这通常有助于在嵌入式系统上实现更好的性能。

端口

输入

全部展开

X — 被除数
实数标量

被除数，指定为实数标量。

定点数据类型不支持斜率偏置表示。

validIn — 输入是否有效
布尔标量

输入是否有效，指定为布尔标量。此控制信号指示来自 X 输入端口的数据是否有效。当此值为 1 (true) 时，此模块捕获 X 输入端口上的值。当此值为 0 (false) 时，模块忽略输入样本。

数据类型: Boolean

输出

全部展开

Y — 除法和舍入运算的结果
标量

除法和舍入运算的结果，以标量形式返回。

validOut — 输出数据是否有效
布尔标量

指示输出数据是否有效，以布尔标量形式返回。当此控制信号的值为 1 (true) 时，模块已成功计算输出 Y。当此值为 0 (false) 时，输出数据无效。

数据类型: Boolean

参数

全部展开

有理除法的分母 — 除数
10 (默认) | 标量

除数，指定为正实数值有限标量。

编程用法

模块参数：Denominator

类型：字符向量

值：计算结果为正实数值有限定点或数值的 MATLAB^® 表达式

默认值：'10'

舍入方法 — 要使用的舍入方法
向下 (默认) | 向上 | 最邻近值 | 零 | 收敛

要使用的舍入方法，指定为以下值之一：

向下 - 朝负无穷方向舍入到最接近的整数。
向上 - 向正无穷方向舍入到最接近的整数。
最邻近值 - 舍入到最接近的整数。结值向正无穷方向舍入到最接近的整数。
零 - 向零方向舍入到最接近的整数。
收敛 - 舍入到最接近的整数。结值舍入到最接近的偶数。

编程用法

模块参数：RndMeth

类型：字符向量

值： 'Floor' | 'Ceiling' | 'Nearest' | 'Zero' | 'Convergent'

默认值：'Floor'

提示

模块 Divide by Constant HDL Optimized、Real Divide HDL Optimized 和 Complex Divide HDL Optimized 都执行除法运算并生成优化的 HDL 代码。

Real Divide HDL Optimized 和 Complex Divide HDL Optimized 基于 CORIDC 算法。这些模块接受各种各样的输入，但会导致更大的延迟。
Divide by Constant HDL Optimized 只接受实数输入和常量除数。使用此模块会消耗 DSP 片，但会以更少的周期和更高的时钟频率完成除法运算。

算法

全部展开

除法运算

延迟

Divide by Constant HDL Optimized 使用具有周期精确延迟的 HDL 优化架构。此模块的延迟为 5。

扩展功能

全部展开

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

定点数据类型不支持斜率偏置表示。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

通用
ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

限制

定点数据类型不支持斜率偏置表示。

版本历史记录

在 R2021a 中推出

另请参阅

Divide by Constant and Round | Divide

主题

选择舍入方法

Divide by Constant HDL Optimized

描述

端口

输入

X — 被除数 实数标量

validIn — 输入是否有效 布尔标量

输出

Y — 除法和舍入运算的结果 标量

validOut — 输出数据是否有效 布尔标量

参数

有理除法的分母 — 除数 10 (默认) | 标量

编程用法

舍入方法 — 要使用的舍入方法 向下 (默认) | 向上 | 最邻近值 | 零 | 收敛

编程用法

提示

算法

除法运算

延迟

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

版本历史记录

另请参阅

主题

X — 被除数
实数标量

validIn — 输入是否有效
布尔标量

Y — 除法和舍入运算的结果
标量

validOut — 输出数据是否有效
布尔标量

有理除法的分母 — 除数
10 (默认) | 标量

舍入方法 — 要使用的舍入方法
向下 (默认) | 向上 | 最邻近值 | 零 | 收敛

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。