仿真与代码生成之间的预期差异这些条件可能在仿真和生成的代码之间产生不同结果：
这种差异是由非有限 NaN 或 inf 值引起的。在这种情况下，请检查模型配置，并消除产生 NaN 或 inf 的条件。
代码优化Simulink Coder™ 编译过程为矩阵求逆和除法运算提供了高效率代码。下表说明了其主要优势以及每种优势的适用场景。
| 优势 | 小型矩阵
（2×2 到 5×5） | 中型矩阵
（6×6 到 20×20） | 大型矩阵
（大于 20×20） |
|---|
| 与 R2011a 及更早版本相比，代码执行时间更短 | 是 | 否 | 是 |
| 与 R2011a 及更早版本相比，减少了对 ROM 和 RAM 的使用 | 是（对于实数值） | 是（对于实数值） | 是（对于实数值） |
| 重用变量 | 是 | 是 | 是 |
| 死代码消除 | 是 | 是 | 是 |
| 常量折叠 | 是 | 是 | 是 |
| 表达式折叠 | 是 | 是 | 是 |
| 与 MATLAB Coder 结果一致 | 是 | 是 | 是 |
对于具有不同维度的三个或更多输入的模块，代码可能包含额外的缓冲区来存储中间结果的临时变量。
HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。
注意
在将生成的 HDL 代码部署到目标硬件时，请确保在“配置参数”对话框的硬件实现窗格中将有符号整数除法舍入方式参数设置为“零”或“向下”。
要执行针对 HDL 进行了优化的除法运算，请将 Product 模块连接到倒数模式的 Divide 模块。
HDL 架构Divide 模块与输入的数目设置为 */ 的 Product 模块相同。
| 架构 | 参数 | 描述 |
|---|
“线性(默认值)”
| 无 | 在 HDL 代码中生成除法 (/) 运算符。 |
“ShiftAdd” | UsePipelines | 通过使用非还原除法算法对定点类型执行除法运算，该算法执行多次移位相加运算来计算商。与 Newton-Raphson 逼近方法相比，这种架构提高了精度。 当您使用这种架构时，为了在目标 FPGA 设备上实现更高的最大时钟频率，请将 UsePipelines HDL 模块属性保留为 on。 使用定点数据类型时，必须满足以下标准才能生成 HDL 代码： 输入字长 (WL) 必须小于 63。 [Max(WL input1, WL input2) + Abs(FL Difference)] 必须小于 63。其中，小数长度 (FL) 差由下式给出：
FL Difference = FL input1 - (FL input2 + FL output)
|
倒数模式
当输入的数目设置为 / 时，Divide 模块处于倒数模式。
此模块具有多周期实现，这会在生成的代码中引入额外的延迟。要查看增加的延迟，请查看生成的模型或验证模型。请参阅Generated Model and Validation Model (HDL Coder)。
在倒数模式下，Divide 模块具有下表中所述的 HDL 模块实现。
| 架构 | 参数 | 额外的延迟周期 | 描述 |
|---|
“线性(默认值)”
| 无 | 0 | 计算倒数时，使用 HDL 除法 (/) 运算符来实现除法。 |
“ReciprocalRsqrtBasedNewton” | Iterations | 有符号输入：Iterations + 5 无符号输入：Iterations + 3 | 使用牛顿迭代法。选择此选项以优化面积。 Iterations 的默认值为 3。
Iterations 的建议值介于 2 到 10 之间。如果 Iterations 超出建议范围，HDL Coder 会显示一条消息。
|
“ReciprocalRsqrtBasedNewtonSingleRate” | Iterations | 有符号输入：(Iterations * 4) + 8 无符号输入：(Iterations * 4) + 6 | 使用单频率流水线牛顿法。要优化速度或需要单速率实现，请选择此选项。 Iterations 的默认值为 3。
Iterations 的建议值介于 2 到 10 之间。如果 Iterations 超出建议范围，代码生成器会显示一条消息。
|
“ShiftAdd” | UsePipelines | 有符号输入：（输入字长 + 4） 无符号输入：（输入字长 + 4） | 通过使用非还原除法算法对定点输入执行倒数运算，该算法执行多次移位相加运算来计算倒数。与 Newton-Raphson 逼近方法相比，这种架构提高了精度。 当您使用这种架构时，为了在目标 FPGA 设备上实现更高的最大时钟频率，请将 UsePipelines HDL 模块属性保留为 on。 使用定点数据类型时，必须满足以下标准才能生成 HDL 代码： |
Newton-Raphson 迭代方法：
“ReciprocalRsqrtBasedNewton” 和 “ReciprocalRsqrtBasedNewtonSingleRate” 一起实现 Newton-Raphson 方法，方式如下：
HDL 代码生成支持 “ShiftAdd” 中 divide (*/) 和 reciprocal (/) 运算的不同输出数据类型。您可以对模块使用下列输出数据类型：
“Inherit: Inherit via internal rule”
“Inherit: Keep MSB”
“Inherit: Match scaling”
“Inherit: Inherit via back propagation”
“Inherit: Same as first input”
“整数类型(uint8,int8,uint16,int16,uint32,int32,uint64,int64) ”
“定点类型”
HDL 模块属性| 通用 |
|---|
| ConstrainedOutputPipeline | 通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 0。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。 |
| DSPStyle | 乘法器映射的综合属性。默认值为“无”。另请参阅DSPStyle (HDL Coder)。 将此属性用于：
|
| InputPipeline | 要在生成的代码中插入的输入流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 0。有关详细信息，请参阅InputPipeline (HDL Coder)。 |
| OutputPipeline | 要在生成的代码中插入的输出流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 0。有关详细信息，请参阅OutputPipeline (HDL Coder)。 |
| LatencyStrategy | 要启用此属性，请将 HDL 架构设置为 “ShiftAdd”。对于定点和浮点类型，指定是将设计中的模块映射到 MAX、CUSTOM 还是 ZERO 延迟。默认值为 “MAX”。另请参阅LatencyStrategy (HDL Coder)。 |
| CustomLatency | 要启用此属性，请将 HDL 架构设置为 “ShiftAdd”。当 LatencyStrategy 设置为 CUSTOM 时，使用此属性为定点类型指定介于 ZERO 和 MAX 之间的自定义延迟值。另请参阅LatencyStrategy (HDL Coder)。 |
| 本机浮点 |
|---|
| HandleDenormals | 指定是否希望 HDL Coder 在设计中插入额外的逻辑来处理非正规数字。非规范数是量级非常小、必须使用包含前导零的尾数才能表示的浮点数。默认值为 “inherit”。另请参阅HandleDenormals (HDL Coder)。 |
| NFPCustomLatency | 要指定值，请将 LatencyStrategy 设置为 Custom。HDL Coder 会增加延迟，其值等于您为 NFPCustomLatency 设置指定的值。另请参阅NFPCustomLatency (HDL Coder)。 |
| MantissaMultiplyStrategy | 指定在代码生成期间如何实现尾数乘法运算。通过使用不同设置，您可以控制目标 FPGA 设备上 DSP 的使用。默认值为 “inherit”。另请参阅MantissaMultiplyStrategy (HDL Coder)。 |
| DivisionAlgorithm | 指定是使用 Radix-2 还是 Radix-4 算法来执行浮点除法。Radix-2 模式提供延迟和频率之间的折衷。Radix-4 模式提供延迟和资源使用量之间的折衷。有关详细信息，请参阅 DivisionAlgorithm (HDL Coder)。 |
要查看 Divide 和 Reciprocal 模块的定点类型的延迟计算，请在 MATLAB 命令提示符下输入：
限制当您在倒数模式下使用 Divide 模块时，存在以下限制：
对于 Divide 模块，仅支持“零”和“最简”舍入模式。
