语言

R2026b

HDL 代码生成语言

模型配置窗格: HDL 代码生成

描述

选择生成代码所用的语言（VHDL®、Verilog® 或 SystemVerilog）。选定语言称为目标语言。当您指定语言并点击生成按钮时，HDL Coder™ 会为要生成 HDL 的模块参数指定的 Subsystem 生成该语言的代码。默认情况下，HDL 代码以 VHDL 语言生成并放入 hdlsrc 文件夹中。

生成的 HDL 代码符合以下标准：

  • VHDL-1993 (IEEE® 1076-1993)

  • Verilog-2001 (IEEE 1364-2001)

  • SystemVerilog-2005 (IEEE 1800-2005)

设置

VHDL (默认) | Verilog | SystemVerilog

默认值：VHDL

VHDL

生成 VHDL 代码。

Verilog

生成 Verilog 代码。

SystemVerilog

生成 SystemVerilog 代码。

提示

要设置此属性，请使用函数 hdlset_param 或 makehdl。要查看属性值，请使用函数 hdlget_param。

例如，要为 sfir_fixed 模型中的 symmetric_fir 子系统生成 Verilog 代码，请使用以下任一方法。

  • 将该属性作为参量传递给 makehdl 函数。

    makehdl('sfir_fixed/symmetric_fir','TargetLanguage','Verilog')

  • 使用 hdlset_param 在模型上设置参数。然后使用 makehdl 生成 HDL 代码。

    hdlset_param('sfir_fixed','TargetLanguage','Verilog')
makehdl('sfir_fixed/symmetric_fir')

编程用法

属性：TargetLanguage
类型：字符向量
值：'VHDL' | 'Verilog' | 'SystemVerilog'
默认值：'VHDL'

版本历史记录

在 R2012a 中推出

另请参阅