HDL Coder
为 FPGA 和 ASIC 设计生成 Verilog、SystemVerilog 和 VHDL 代码
HDL Coder™ 通过从 MATLAB® 函数、Simulink® 模型和 Stateflow® 图生成可移植、可综合的 Verilog®、SystemVerilog 和 VHDL® 代码，支持 FPGA、SoC 和 ASIC 的高层设计。您可以将生成的 HDL 代码用于 FPGA 编程、ASIC 原型构建和生产设计。
HDL Coder 包括工作流顾问，可用于在 Xilinx®、Intel® 和 Microchip 板上通过生成的代码自动进行原型构建，并为 ASIC 和 FPGA 工作流生成 IP 核。您可以以速度和面积为目的进行优化，突出显示关键路径，并在综合之前生成资源利用率估计值。HDL Coder 提供 Simulink 模型与生成的 Verilog、SystemVerilog 和 VHDL 代码之间的可追溯性，因此支持对遵循 DO-254 及其他标准的高完整性应用进行代码验证。
HDL Coder 快速入门
HDL Coder 基础知识学习
从 MATLAB 生成 HDL 代码
从 MATLAB 算法生成 HDL 代码
从 Simulink 生成 HDL 代码
从 Simulink 模型生成 HDL 代码
从 MATLAB 生成高级综合代码
从 MATLAB 算法生成高级综合代码
HDL IP 核生成
在目标硬件平台上部署生成的 IP 核
HDL Coder 支持的硬件
支持 AMD®、Intel 和 Microchip FPGA 板等第三方硬件
实时硬件部署
使用快速控制原型 (RCP) 和硬件在环 (HIL) 仿真配置和测试模型
工具鉴定与认证
针对 IEC 认证鉴定 HDL Coder
