使用 Verilog® 或 SystemVerilog `timescale 指令
R2026b在生成的 Verilog 或 SystemVerilog 代码中使用编译器指令
模型配置窗格: 全局设置 / 编码风格
描述
指定在生成的 Verilog 或 SystemVerilog 代码中使用编译器 `timescale 指令。
依赖关系
此选项在目标语言（由语言选项指定）为 Verilog 或 SystemVerilog 时启用。
设置
on (默认) | off默认值：On
on在生成的 Verilog 或 SystemVerilog 代码中使用编译器
`timescale指令。off禁止在生成的 Verilog 或 SystemVerilog 代码中使用编译器
`timescale指令。
提示
要设置此属性，请使用函数 hdlset_param 或 makehdl。要查看属性值，请使用函数 hdlget_param。
`timescale 指令提供一种为 Verilog 或 SystemVerilog 文件中的多个模块指定不同延迟值的方法。此设置不影响生成的测试平台。
推荐设置
无推荐设置。
编程用法
参数：UseVerilogTimescale |
| 类型：字符向量 |
值：'on' | 'off' |
默认值：'on' |
版本历史记录
在 R2012a 中推出
