Detect Rise Positive

上升沿检测，当信号值从上一个严格意义上的负值变为非负值时

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库:
Simulink / Logic and Bit Operations

描述

Detect Rise Positive 模块通过确定输入是严格正值且上一个值是非正值来检测上升沿。

当输入信号大于零且上一个值小于或等于零时，输出为 true（等于 1）。
当输入信号为负或为零时，或者当输入信号为正、上一个值也为正时，输出为 false（等于 0）。

此模块仅支持离散采样时间。

示例

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检测信号的上升沿

打开模型

此示例说明如何使用 Detect Rise Nonnegative 和 Detect Rise Positive 模块来检测信号的上升沿。

在定步长为 0.25 的情况下，此示例说明 Detect Rise Nonnegative 和 Detect Rise Positive 模块之间的差异。Detect Rise Nonnegative 模块在 t=1 处输出 true (1)，因为输入信号是从负值上升到非负值 (0)。Detect Rise Positive 模块在 t=1.25 处输出 true (1)，因为输入信号是从非正值 (0) 上升到严格正值。

端口

输入

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Port_1 — 输入信号
标量 | 向量 | 矩阵

输入信号，指定为标量、向量或矩阵。

输出

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Port_1 — 输出信号
标量 | 向量 | 矩阵

输出信号，用于检测输入是严格正值且上一个值是非正值时的上升沿。输出可以是标量、向量或矩阵。

当输入信号大于零且上一个值小于或等于零时，输出为 true（等于 1）。
当输入信号为负或为零时，或者当输入信号为正、上一个值也为正时，输出为 false（等于 0）。

数据类型: uint8 | Boolean

参数

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初始条件 — 布尔表达式 `U/z > 0` 的初始条件
`0` (默认) | 标量 | 向量 | 矩阵

设置布尔表达式 U/z > 0 的初始条件。

编程用法

模块参数：vinit

类型：字符向量

值：标量 | 向量 | 矩阵

默认值：'0'

输入处理 — 指定基于采样或基于帧的处理
元素作为通道(基于采样) (默认) | 列作为通道(基于帧)

指定模块是执行基于采样还是基于帧的处理：

列作为通道(基于帧) - 将输入信号的每一列视为一个单独的通道（基于帧的处理）。
注意
基于帧的处理需要具有 DSP System Toolbox™ 许可证。
有关详细信息，请参阅Sample- and Frame-Based Concepts (DSP System Toolbox)。
元素作为通道(基于采样) - 将输入信号的每个元素视为一个单独的通道（基于采样的处理）。

可以使用输入处理指定模块是执行基于采样的处理还是基于帧的处理。有关这两种处理模式的详细信息，请参阅Sample- and Frame-Based Concepts (DSP System Toolbox)。

编程用法

模块参数：InputProcessing

类型：字符向量

值：'Columns as channels (frame based)' | 'Elements as channels (sample based)'

默认值：'Elements as channels (sample based)'

输出数据类型 — 输出数据类型
`boolean` (默认) | `uint8`

将输出数据类型指定为 boolean 或 uint8。

编程用法

模块参数：OutDataTypeStr

类型：字符向量

值：'boolean' | 'uint8'

默认值：'boolean'

模块特性

数据类型	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`是`
可变大小信号	`是`
过零检测	`否`

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

生成的代码在特定条件下依赖于 memcpy 或 memset 函数 (string.h)。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

另请参阅

Detect Rise Positive

描述

示例

检测信号的上升沿

端口

输入

Port_1 — 输入信号 标量 | 向量 | 矩阵

输出

Port_1 — 输出信号 标量 | 向量 | 矩阵

参数

初始条件 — 布尔表达式 U/z > 0 的初始条件 0 (默认) | 标量 | 向量 | 矩阵

编程用法

输入处理 — 指定基于采样或基于帧的处理 元素作为通道(基于采样) (默认) | 列作为通道(基于帧)

编程用法

输出数据类型 — 输出数据类型 boolean (默认) | uint8

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Port_1 — 输入信号
标量 | 向量 | 矩阵

Port_1 — 输出信号
标量 | 向量 | 矩阵

初始条件 — 布尔表达式 `U/z > 0` 的初始条件
`0` (默认) | 标量 | 向量 | 矩阵

输入处理 — 指定基于采样或基于帧的处理
元素作为通道(基于采样) (默认) | 列作为通道(基于帧)

输出数据类型 — 输出数据类型
`boolean` (默认) | `uint8`

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。