Interval Test Dynamic

确定信号是否在指定区间中

库:
Simulink / Logic and Bit Operations

描述

如果输入介于外部信号 up 和 lo 的值之间，则 Interval Test Dynamic 模块输出 true (1)。如果输入在这些值的范围之外，模块将输出 false (0)。要控制模块如何处理等于信号 lo 或信号 up 的输入值，请使用 Interval closed on left 和 Interval closed on right 复选框。

示例

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检测动态指定间隔内的信号值

打开模型

此示例显示如何检测输入信号何时落在动态指定的间隔内。该间隔由两个 Sine Wave 模块定义。当 Interval Test Dynamic 模块的输入落在这些正弦波之间时，Interval Test Dynamic 模块输出真 (1)。

端口

输入

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up — 区间的上限
标量 | 向量 | 矩阵 | N 维数组

区间的上限，指定为标量、向量、矩阵或 ND 数组。

限制

当输入信号为枚举类型时，up 和 lo 信号必须是相同的枚举类型。

u — 输入信号
标量 | 向量 | 矩阵 | N 维数组

输入信号，指定为标量、向量、矩阵或 N 维数组。

限制

当输入信号为枚举类型时，up 和 lo 信号必须是相同的枚举类型。

lo — 区间的下限
标量 | 向量 | 矩阵 | N 维数组

区间的下限，指定为标量、向量、矩阵或 ND 数组。

限制

当输入信号为枚举类型时，up 和 lo 信号必须是相同的枚举类型。

输出

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y — 输出信号
标量 | 向量 | 矩阵 | N 维数组

指示输入值是否在指定区间内的输出信号。您可以将输出数据类型指定为 boolean 或 uint8。

数据类型: uint8 | Boolean

参数

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右半闭区间 — 包含上限值
`on` (默认) | `off`

选中此复选框时，连接到 up 输入端口的信号的值将包含在模块输出 true (1) 的区间内。

编程用法

模块参数： IntervalClosedRight

类型：字符向量

值：'on' | 'off'

默认值：'on'

左半闭区间 — 包含下限值
`on` (默认) | `off`

选中此复选框时，连接到 lo 输入端口的信号的值将包含在模块输出 true (1) 的区间内。

编程用法

模块参数： IntervalClosedLeft

类型：字符向量

值：'on' | 'off'

默认值：'on'

输出数据类型 — 输出数据类型
boolean (默认) | uint8

将输出数据类型指定为 boolean 或 uint8。

编程用法

模块参数：OutDataTypeStr

类型：字符向量

值：'boolean' | 'uint8'

默认值：'boolean'

模块特性

数据类型	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`是`
可变大小信号	`否`
过零检测	`否`

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

Interval Test Dynamic

描述

示例

检测动态指定间隔内的信号值

端口

输入

up — 区间的上限
标量 | 向量 | 矩阵 | N 维数组

限制

u — 输入信号
标量 | 向量 | 矩阵 | N 维数组

限制

lo — 区间的下限
标量 | 向量 | 矩阵 | N 维数组

限制

输出

y — 输出信号
标量 | 向量 | 矩阵 | N 维数组

参数

右半闭区间 — 包含上限值
`on` (默认) | `off`

编程用法

左半闭区间 — 包含下限值
`on` (默认) | `off`

编程用法

输出数据类型 — 输出数据类型
boolean (默认) | uint8

编程用法

模块特性

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Interval Test Dynamic

描述

示例

检测动态指定间隔内的信号值

端口

输入

up — 区间的上限 标量 | 向量 | 矩阵 | N 维数组

限制

u — 输入信号 标量 | 向量 | 矩阵 | N 维数组

限制

lo — 区间的下限 标量 | 向量 | 矩阵 | N 维数组

限制

输出

y — 输出信号 标量 | 向量 | 矩阵 | N 维数组

参数

右半闭区间 — 包含上限值 on (默认) | off

编程用法

左半闭区间 — 包含下限值 on (默认) | off

编程用法

输出数据类型 — 输出数据类型 boolean (默认) | uint8

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

up — 区间的上限
标量 | 向量 | 矩阵 | N 维数组

u — 输入信号
标量 | 向量 | 矩阵 | N 维数组

lo — 区间的下限
标量 | 向量 | 矩阵 | N 维数组

y — 输出信号
标量 | 向量 | 矩阵 | N 维数组

右半闭区间 — 包含上限值
`on` (默认) | `off`

左半闭区间 — 包含下限值
`on` (默认) | `off`

输出数据类型 — 输出数据类型
boolean (默认) | uint8

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。