Interval Test

生成黑盒接口。生成的 HDL 代码仅包括子系统的输入/输出端口定义。因此，您可以在模型中使用子系统来生成与手动编写的现有 HDL 代码的接口。

子系统的黑盒接口生成类似于没有时钟信号的 Model 模块接口生成。

无 HDL

从生成的代码中删除子系统。您可以在仿真中使用子系统，但在 HDL 代码中将其视为“无操作”。

基于综合工具、目标频率和乘法器字长的自动流水线插入。默认值为 inherit。另请参阅AdaptivePipelining (HDL Coder)。

以较快的时钟频率而不是较慢的数据速率插入流水线寄存器。默认值为 inherit。另请参阅ClockRatePipelining (HDL Coder)。

通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 0。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。

流水线寄存器分配或寄存器重定时。默认值为 inherit。另请参阅DistributedPipelining (HDL Coder)。

乘法器映射的综合属性。默认值为无。另请参阅DSPStyle (HDL Coder)。

从生成的 HDL 代码中删除子系统层次结构。默认值为 inherit。另请参阅FlattenHierarchy (HDL Coder)。

要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 0。有关详细信息，请参阅InputPipeline (HDL Coder)。

要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 0。有关详细信息，请参阅OutputPipeline (HDL Coder)。

要映射到单个共享资源的功能等效的资源的数量。默认值为 0。另请参阅Resource Sharing (HDL Coder)。

并行数据路径或向量的数量，这些路径或向量通过时间多路复用的方式变换为串行标量数据路径。默认值为 0，表示实现完全并行的数据路径。另请参阅Streaming (HDL Coder)。

附加目标接口，指定为字符向量。

要在模型上保存此模块属性，请在 IP 核生成工作流的设置目标接口任务中，对应于您要添加更多接口的 DUT 端口，选择 Add more...。然后，您可以在“添加新目标接口”对话框中添加更多接口。指定接口类型、附加接口数量以及每个附加接口的唯一名称。

值：''（默认值）| 字符向量元胞数组

示例：'{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'

处理器/FPGA 同步模式，指定为字符向量。

要在模型上保存此模块属性，请在 IP 核生成工作流的设置目标接口任务中指定处理器/FPGA 同步。

值：Free running（默认值）| Coprocessing - blocking

示例：'Free running'

要在模型上保存此模块属性，请在 IP 核生成工作流的设置目标接口任务中指定测试点端口到目标平台接口的映射。

值：''（默认值）| 字符向量元胞数组

示例：'{{'TestPoint','AXI4-Lite','x"108"'}}'

要在模型上保存此模块属性，请在 IP 核生成工作流的设置目标接口任务中指定可调参数端口到目标平台接口的映射。

值：''（默认值）| 字符向量元胞数组

示例：'{{'myParam','AXI4-Lite','x"108"'}}'

要在模型上保存此模块属性，请在 IP 核生成工作流的生成 RTL 代码和 IP 核任务中指定是否对 AXI4 从属站写寄存器启用读回。要了解详细信息，请参阅Model Design for AXI4 Slave Interface Generation (HDL Coder)。

值：'off'（默认值）| 'on'

要在模型上保存此模块属性，请使用 IP 核生成工作流的生成 RTL 代码和 IP 核任务中的 AXI4 从属 ID 宽度设置，指定要将 DUT IP 核连接到的 AXI 管理器接口的数量。要了解详细信息，请参阅Define Multiple AXI Master Interfaces in Reference Designs to Access DUT AXI4 Slave Interface (HDL Coder)。

值：'off'（默认值）| 'on'

要在模型上保存此模块属性，请使用 IP 核生成工作流的生成 RTL 代码和 IP 核任务中的 AXI4 从属站端口与流水线寄存器的比率设置，指定要为其插入流水线寄存器的 AXI4 从属端口的数量。要了解详细信息，请参阅Model Design for AXI4 Slave Interface Generation (HDL Coder)。

值：'off'（默认值）| 'on''10''20''35''50'

要在模型上保存此模块属性，请在 IP 核生成工作流的生成 RTL 代码和 IP 核任务中指定是否要禁用默认 AXI4 从属站接口的生成。

值：'on'（默认值）| 'off'

设计中黑盒的 Verilog^®、SystemVerilog 或 VHDL^® 文件。指定每个文件的完整路径，并用分号 (;) 分隔各文件名。

您可以在 HDL 工作流顾问的其他源文件字段中设置此属性。

值：''（默认值）| 字符向量

示例：'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'

IP 核名称，指定为字符向量。

您可以在 HDL 工作流顾问的 IP 核名称字段中设置此属性。如果将此属性设置为默认值，HDL 工作流顾问将基于 DUT 的名称构造 IP 核名称。

值：''（默认值）| 字符向量

示例：'my_model_name'

IP 核版本号，指定为字符向量。

您可以在 HDL 工作流顾问的 IP 核版本字段中设置此属性。如果此属性设置为默认值，则 HDL 工作流顾问将设置 IP 核版本。

值：''（默认值）| 字符向量

示例：'1.3'

FPGA 数据采集缓冲区大小，指定为字符向量。当在 FPGA 上运行时，请使用 FPGA 数据采集来观察设计中的信号。

缓冲区大小的值为 128*2^n，其中 n 是整数。默认情况下，缓冲区大小为 128 (n=0)。n 的最大值是 13，即缓冲区大小的最大值是 1048576 (=128*2^13)。

值：''（默认值）| 字符向量

示例：'1.3'