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While Iterator Subsystem

在仿真时间步期间重复执行的子系统

  • 库:
  • Simulink / Ports & Subsystems

  • While Iterator Subsystem block

Description

While Iterator Subsystem 模块是一个预先配置的 Subsystem 模块,可以作为一个起点,用于创建在仿真时间步期间逻辑条件为 true 时对输入信号的每个元素或子数组重复执行的子系统。Open model

使用 While Iterator Subsystem 模块可以建模:

  • 等效于程序中的 whiledo-while 循环的模块图。

  • 在多次迭代后收敛于更精确解的迭代算法。

当使用简化的初始化模式时,如果您在 While Iterator Subsystem 模块中放置需要经过一段时间才能得到结果的模块(例如 Discrete-Time Integrator 模块),Simulink® 会显示错误。

如果 While Iterator Subsystem 模块的输出信号是函数调用信号,则在您仿真模型或更新图时,Simulink 会显示错误。

端口

输入

全部展开

在子系统模块中放置一个 Inport 模块会为该模块添加一个外部输入端口。端口标签与 Inport 模块的名称相匹配。

使用 Inport 模块可以从局部环境中获取信号。

数据类型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

将连接到 Input 模块的 While Iterator 模块置于 Subsystem 模块时,该外部输入端口将添加到子系统模块中。

数据类型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

输出

全部展开

在子系统模块中放置一个 Outport 模块会添加该模块的输出端口。子系统模块上的端口标签是 Outport 模块的名称。

使用 Outport 模块可以向局部环境发送信号。

数据类型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

模块特性

数据类型

Boolean[a] | bus[a] | double[a] | enumerated[a] | fixed point[a] | half[a] | integer[a] | single[a] | string[a]

直接馈通

多维信号

有限[a]

可变大小信号

有限[a]

过零检测

[a] 实际支持的数据类型或功能取决于模块实施。

扩展功能

在 R2006a 之前推出