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最小和最大输入约束

创建模型时，您可以在输入端口上指定最小值和最大值，以模拟环境约束作为设计的一部分。Simulink® Design Verifier™ 分析可以自动将这些值视为以下约束：

  • 设计错误检测

  • 测试用例生成

  • 属性证明

指定最小和最大输入值类似于使用 Test Condition模块来约束测试用例生成的信号或使用 Proof Assumption模块来约束属性证明的信号。Test Condition 和 Proof Assumption 模块捕获分析约束。Simulink Design Verifier 软件还可以将 Inport模块最小和最大参数中捕获的设计约束作为分析的约束。

注意

有关信号值的更多信息，请参阅 调查信号值 。

Simulink Design Verifier 支持指定输入最小值和最大值

默认情况下，Simulink Design Verifier 会考虑模型中 Inport 模块指定的任何最小和最大输入值。要启用此功能：

  1. 在 Design Verifier 选项卡的 准备 部分中，从模式设置下拉菜单中点击设置 。

  2. 在配置参数对话框的Design Verifier窗格中，选择使用指定的输入最小值和最大值参数。

  3. 分析完成后，要查看模型的设计最小和最大约束，点击生成详细的分析报告。

    这些约束在Simulink Design Verifier报告的分析信息章中列出。

Simulink Design Verifier 对指定最小值和最大值的支持限制

Simulink Design Verifier 对指定最小值和最大值的支持有以下限制：

  • 该分析仅考虑根级 Inport 模块上指定的最小值和最大值。分析忽略了其他 Simulink 模块上指定的最小值和最大值。

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