最小和最大输入约束
创建模型时，您可以指定输入端口的最小值和最大值，以模拟设计过程中的环境约束。Simulink® Design Verifier™ 分析可以自动将这些值视为以下分析的约束：
设计错误检测
测试用例生成
属性证明
指定最小和最大输入值类似于使用 Test Condition 模块约束测试用例生成的信号，或使用 Proof Assumption 模块约束属性证明的信号。Test Condition 和 Proof Assumption 模块会捕获分析约束。Simulink Design Verifier 软件还可以将在 Inport 模块中捕获的设计约束（最小值和最大值参数）视为分析约束。
注意
有关信号值的详细信息，请参阅调查信号值。
Simulink Design Verifier 对指定的输入最小值和最大值的支持
默认情况下，Simulink Design Verifier 会考虑模型中为 Inport 模块指定的任何最小和最大输入值。要启用此功能，请执行以下操作：
在 Design Verifier 选项卡的准备部分中，从模式设置的下拉菜单中点击设置。
在“配置参数”对话框的 Design Verifier 窗格中，选择使用指定的输入最小值和最大值参数。
分析完成后，要查看模型的设计最小值和最大值约束，请点击生成详细的分析报告。
这些约束列在 Simulink Design Verifier 报告的分析信息章节中。
Simulink Design Verifier 对指定的最小值和最大值的支持限制
Simulink Design Verifier 对指定的最小值和最大值的支持存在以下限制：
分析仅会考虑根级 Inport 模块上指定的最小值和最大值。分析会忽略其他 Simulink 模块上指定的最小值和最大值。
