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什么是设计错误检测？

设计错误检测是一种Simulink® Design Verifier™分析模式，可以检测以下类型的错误：

  • 死逻辑

  • 超出数组访问范围

  • 整数或定点数据溢出

  • 被零除

  • 浮点使用错误（Inf/NaN 和次正常）

  • 超出指定最小值和最大值的中间信号值

  • 数据存储访问冲突

  • 指定模块输入范围违规

  • 高完整性系统建模检查

在仿真模型之前，请在设计错误检测模式下分析模型以查找和诊断这些错误。设计错误检测分析确定导致错误的条件，帮助您识别可能的设计缺陷。设计错误检测分析还计算模型中模块端口和Stateflow®本地数据可能出现的一系列信号值。

具有决策或条件结果的模型对象会受到死逻辑检测。

分析完成后，您可以：

  • 单击单个模块可以查看该模块的分析结果。

  • 创建一个包含演示错误的测试用例的框架模型。

  • 创建包含整个模型的详细结果的分析报告。

另请参阅

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