检测并消除 Bug
检测运行时错误和逻辑错误，调试设计中的问题
Simulink® Design Verifier™ 使用形式化方法来识别模型中难以发现的设计错误，而无需进行大量测试或仿真运行。检测到的设计错误包括运行时错误（例如整数溢出、除以零）、违反设计断言的情形以及指示不可能发生的工况的逻辑错误。您可以使用 Simulink Design Verifier 突出显示模型中包含设计错误的模块以及已证明不存在设计错误的模块。对于每个包含错误的模块，您可以计算信号范围边界，并生成测试向量来重现仿真中的错误。
类别
- 检测并消除运行时错误
检测设计错误，生成反例
- 检测并消除逻辑错误
使用死逻辑检测来识别模型中的逻辑错误
精选示例
检测整数溢出错误
此示例展示如何使用设计错误检测分析来检测模型中的整数溢出错误。Simulink® Design Verifier™ 识别可能导致整数溢出的模型构造，然后证明整数溢出在仿真期间不会发生，或者生成演示整数溢出错误的测试用例。
检测超出范围的数组访问示例模型
检测模型中超出范围的数组访问错误。
分析死逻辑分析的结果
此示例演示了如何使用 sldvexCommonCausesOfDeadLogic模型隔离死逻辑的潜在原因。死逻辑检测可以发现模型中无法达到的目标，从而导致模型元素保持非活动。
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