Byte Reversal/Change Endianess
将小端数据转换为大端格式以供大端处理器使用
库:
Simulink Real-Time /
Utilities
描述
Byte Reversal/Change Endianess 模块实现了 Simulink® Real-Time™ 系统与采用大端序处理器运行的系统之间的通信。与 Intel® 80x86 系列兼容的处理器采用小端字节序。对于这种情况，请在 Pack 模块之前插入一个 Byte Reversal/Change Endianess 模块，并在 Unpack 模块之后再插入一个。以下是 Change Endianess 模块。
示例
简单 ASCII 编码/解码环回测试（含基板模块）
将单个浮点数转换为 ASCII 码，并通过串行链路传输该值。
ASCII 编码/解码环回测试
通过串行链路发送 ASCII 数据。
ASCII 编码/解码环回测试（含基板模块）
通过串行链路发送 ASCII 数据。
ASCII 编码/解码重新同步环回测试
利用 FIFO Read HDRS 模块在多次禁用后重新同步的能力，并将此能力应用于解决诸如读取尝试时消息仅部分完成等错误。
ASCII Encoding/Decoding Resync Loopback Test (with Baseboard Blocks)
Use the ability of the FIFO Read HDRS block to resynchronize after being repeatedly disabled and apply this ability to resolve errors such as when a message is only partially complete at the time the read is attempted.
二进制编码/解码环回测试
通过串行链路发送二进制数据。
Binary Encoding/Decoding Loopback Test (with Baseboard Blocks)
Send Binary data over a serial link.
二进制编码/解码重同步环回测试
利用 FIFO 读取二进制模块的能力来处理被中断且仅部分完成的消息。
Binary Encoding/Decoding Resync Loopback Test (with Baseboard Blocks)
Use the ability of the FIFO Read BINARY block to handle messages that are interrupted and only partially complete.
参数
扩展功能
版本历史记录
在 R2006a 中推出
