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罗森海姆应用技术大学使用 HDL Coder 开发用于高精度控制驱动器的 ASIC
研究人员使用基于模型的设计在九个月内开发出 ASIC
“Simulink 和 HDL Coder 让我们仅用 9 个月就制造出了 ASIC，而如果仅靠我们有限的 HDL 和 ASIC 专业知识，这个过程可能需要两倍的时间。HDL Coder 中的 ASIC 工作流使我们能够快速生成 HDL 并通过 ASIC 工具链进行迭代，实现我们的功率、性能和面积目标。我们最新的 X-FAB 芯片已经过 100% 流片验证，这在一定程度上要归功于 HDL Verifier。”
关键成果
- 成功设计、实现并验证了用于伺服驱动控制的高性能 ASIC
- 在 120 mW 的功率预算内实现了更高的开关频率和增强的控制环路动态，比相应的 FPGA 原型低 33 倍
- 简化了从模型到 ASIC 的工作流程，将开发时间缩短了几个月
- 交付了无错误的 ASIC，其经过验证的控制环路高达 200 KHz，位置稳定性为 ±1.6 nm
ASIC 工作流程（左）以及控制器板中生产的 ASIC（右）。
德国罗森海姆应用技术大学的研究工程师需要一个可配置的伺服驱动控制器，以便在音圈电机测试台上实现高加速度、高精度控制。这种高精度驱动器对于半导体行业的精确定位至关重要。传统的基于软件的控制器实现无法处理此类应用所需的 200 kHz 及以上的 PWM 频率。因此，罗森海姆应用技术大学决定设计一种定制 ASIC，以实现更高的开关频率和 120 mW 的功率预算。通过宽带隙半导体实现的开关频率的增加使得控制环路动态性能得到显著增强。此外，罗森海姆应用技术大学希望采用为 FPGA 原型开发的模型来创建只需进行最少修改的 ASIC。
由于在 HDL 编程和 ASIC 设计方面经验有限，罗森海姆应用技术大学工程师使用了 HDL Coder™ 中的 HDL Workflow Advisor 提供的 MATLAB® 和 Simulink® 到 ASIC 工作流。他们在 Simulink 中设计了控制器及其 SPI 通信接口，并通过仿真进行了验证。他们使用 HDL Coder 生成了 Verilog® 并将其部署到 FPGA 进行原型设计。该团队使用 HDL Verifier™ 功能进行联合仿真和 FPGA 在环测试，以验证 Simulink 模型在 HDL 和硬件中的正确实现，从而使他们能够迭代地识别和修复设计问题。此外，他们还为其 ASIC 验证工作流程生成了 UVM 测试平台。
得益于与 MathWorks 开发团队的出色合作，Cadence® Genus™ ASIC 综合工具现已受 HDL Workflow Advisor 支持。该团队使用最少的设置合成了生成的 HDL。genhdltdb 功能在建模阶段使用 Cadence Genus 工具和 ASIC 技术节点数据提供了精确的时序估计。这大大减少了识别时间问题的迭代循环，并将这一步骤从六周缩短到仅仅几天。
从模型创建到 ASIC 制造的整个过程仅用了九个月而不是一年多的时间，其中 99% 的最终生产 ASIC 级 HDL 由 HDL Coder生成。测试证实 ASIC 完全无错误，控制环路验证高达 200 kHz，位置稳定性为 ±1.6 nm。
罗森海姆应用技术大学使用基于模型的设计和 HDL Coder 开发了其 ASIC，由 X-FAB 采用 180 nm 技术节点制造。今年，罗森海姆应用技术大学计划使用台积电的 28 nm HPC+ 节点开发 ASIC。
