HDL Verifier

使用 HDL 仿真器和 FPGA 在环测试平台验证 VHDL 和 Verilog

 

HDL Verifier™ 会自动生成用于 Verilog® 和 VHDL® 设计验证的测试平台。您可以使用 MATLAB® 或 Simulink® 直接仿真您的设计,然后将 HDL 协同仿真或 使用Xilinx、Intel和Microsemi FPGA的FPGA在环以分析其响应情况。这种方法不再需要准备单独的 Verilog 或 VHDL 测试平台。

HDL Verifier还能重用源于Cadence、Mentor Graphics以及Synopsys仿真器中的MATLAB和Simulink模型,生成组件。这些组件可用作验证检查器模型,也可用作更复杂的测试平台环境(例如使用通用验证方法 (UVM) 的环境)的激励。

开始:

HDL 协同仿真

验证 HDL 代码实现是否与 MATLAB 算法和 Simulink 模型相匹配。

调试和验证系统设计

在MATLAB和Simulink中使用系统测试平台和黄金参考模型来验证Verilog或VHDL代码是否符合系统规范。用MATLAB或Simulink配合Cadence Incisive 和Xcelium 仿真器、Mentor Graphics ModelSim 和Questa仿真器、Xilinx Vivado仿真器验证设计。

使用 HDL 协同仿真验证 Simulink 模型。

集成现有的 HDL 代码

将已有或第三方 HDL 代码合并到 MATLAB 算法或 Simulink 模型中,以进行系统级仿真。使用协同仿真向导自动导入 Verilog 或 VHDL 代码,并连接到 Mentor Graphics 或 Cadence HDL 仿真器。

使用协同仿真向导导入 VHDL 或 Verilog。

测量 HDL 代码覆盖率

使用 Mentor Graphics 和 Cadence HDL 仿真器中的代码覆盖分析工具和交互式代码
调试器,在 Simulink 中构建和评估测试平台。执行交互式测试或制作脚本以驱动批量仿真。

使用协同仿真获取代码覆盖率统计信息。

SystemVerilog DPI 生成

将 MATLAB 算法或 Simulink 模型导出到 ASIC 或 FPGA 验证环境,包括 Synopsys VCS®、Cadence Incisive 或 Xcelium 和 Mentor Graphics ModelSim 或 Questa。

组件导出

从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件,将其作为在功能验证环境中使用的行为模型。

生成 SystemVerilog 组件。

UVM 支持

从 MATLAB 函数或 Simulink 模型生成验证组件,然后使用通用验证方法 (UVM) 将它们作为记分板或序列项合并到测试平台中。

用于功能验证的 UVM 环境。

SystemVerilog 断言

从 Simulink 模型中的断言生成本地 SystemVerilog 断言。使用生成的断言来确保在 Simulink 和生产验证环境中对设计行为进行一致的验证。

从断言模块生成代码。

基于硬件的验证

在连接到 MATLAB 或 Simulink 测试环境的 FPGA 板上调试和验证算法。

FPGA 在环测试

使用在 MATLAB 或 Simulink 中运行的系统测试平台来测试在 FPGA 板上执行的 HDL。通过以太网、JTAG 或 PCI Express® 将主机自动连接到 Xilinx、Intel® 和 Microsemi® FPGA 板。

使用 FPGA 板进行 FPGA 在环验证。 

FPGA 数据采集

从 FPGA 上执行的设计中捕获高速信号,并自动将其加载到 MATLAB 中进行查看和分析。分析整个设计中的信号,以验证预期行为或调查异常情况。

捕获信号并上传到 MATLAB 进行分析。

读/写内存访问

将 MathWorks 的 IP 内核插入 FPGA 设计,通过 JTAG、以太网或 PCI Express 从 MATLAB 访问板载存储器。通过对AXI寄存器的读写,以及在MATLAB和板载存储器间传输较大的信号或图像文件,来测试FPGA算法。

从 MATLAB 访问板载存储器位置。

与 HDL Coder 集成

将 HDL Verifier 与 HDL Coder 配合使用以自动执行 HDL 验证任务。

HDL 协同仿真自动化

通过 HDL Workflow Advisor 工具直接对由 HDL Coder™
 生成的 Verilog 或 VHDL 代码执行自动验证。

使用 HDL Workflow Advisor 生成 HDL 协同仿真模型。

FPGA 测试自动化

通过与 Xilinx、Intel 和 Microsemi 开发工具集成生成 FPGA 比特流,从 MATLAB 或 Simulink 中的测试平台执行硬件验证。将测试点添加到 Simulink 模型,以捕获信号并将其加载到 MATLAB 中进行查看和分析。

使用 HDL Workflow Advisor 生成 FPGA 在环模型。

SystemVerilog DPI 测试平台

在 HDL 代码生成期间从 Simulink 模型生成 SystemVerilog 测试平台。使用包含 HDL 仿真器(包括 Synopsys VCS、Cadence Incisive 或 Xcelium、Mentor Graphics ModelSim 或 Questa 以及 Xilinx Vivado 仿真器)的测试平台验证生成的 Verilog 或 VHDL 代码。

使用 HDL Coder 生成 DPI 组件。

TLM-2.0 生成

从 Simulink 生成 IEEE® 1666 SystemC™ TLM 2.0 兼容的事务级模型。

虚拟原型

使用 TLM 2.0 接口生成 SystemC 虚拟原型模型,以用于虚拟平台仿真。

从 Simulink 模型创建虚拟平台可执行文件。

IP-XACT 支持

自定义通过导入 IP-XACT™ XML 文件生成的组件的 TLM 接口。使用 TLM 生成器生成带有 Simulink 和生成的 TLM 组件之间的映射信息的 IP-XACT 文件。

从 Simulink 模型生成 IP-XACT 文件。

最新功能

支持通用验证方法

从 Simulink 模型自动生成 UVM 组件,以在验证环境中使用

FPGA 数据采集

在定义触发器时使用比较运算符,以便更为灵活地采集信号

关于这些功能和相应函数的详细信息,请参阅发行说明

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