HDL Verifier
使用 HDL 仿真器和 FPGA 板测试并验证 Verilog 和 VHDL
利用 HDL Verifier™ 可以测试并验证 FPGA、ASIC 和 SoC 的 Verilog® 和 VHDL® 设计。您可以借助 HDL 仿真器，通过协同仿真，对照在 MATLAB® 或 Simulink® 中运行的测试平台来验证 RTL。 同样的测试平台还可用于 FPGA 和 SoC 开发板，以验证硬件中的 HDL 实现。
HDL Verifier 提供了一些工具，用于在 Xilinx® 和 Intel® 板上调试和测试 FPGA 实现。您可以使用 MATLAB 写入和读取内存映射的寄存器，以便在硬件上测试设计。您可以将探测器插入到设计中，并设置触发条件，从而将内部信号上传到 MATLAB 进行可视化和分析。
HDL Verifier 会生成验证模型，以供在 RTL 测试平台中使用，包括 Universal Verification Methodology (UVM) 测试平台。这些模型在支持 SystemVerilog Direct Programming Interface (DPI) 的仿真器中本地运行。
开始:
调试和验证系统设计
在 MATLAB 和 Simulink 中使用系统测试平台和黄金参考模型来验证 Verilog 或 VHDL 代码是否符合功能规范。使用带有Cadence®Incisive®和Xcelium™模拟器或MentorGraphics®ModelSim®和Questa®模拟器的MATLAB或Simulink验证设计。
使用 HDL 协同仿真验证 Simulink 模型。
集成现有的 HDL 代码
将已有或第三方 HDL 代码合并到 MATLAB 算法或 Simulink 模型中，以进行系统级仿真。使用协同仿真向导自动导入 Verilog 或 VHDL 代码，并连接到 Mentor Graphics 或 Cadence HDL 仿真器。
使用协同仿真向导导入 VHDL 或 Verilog。
测量 HDL 代码覆盖率
使用 Mentor Graphics 和 Cadence HDL 仿真器中的代码覆盖率分析工具和交互式代码调试器的结果，在 Simulink 中评估和改进测试平台。执行交互式测试或制作脚本以驱动批量仿真。
使用协同仿真获取代码覆盖率统计信息。
UVM 组件生成
从 Simulink 模型生成完整的 Universal Verification Methodology (UVM) 测试平台。生成验证组件，如 UVM 序列、记分板和待测设计 (designs-under-test, DUT)，并将其整合到生产测试平台。
用于功能验证的 UVM 环境。
SystemVerilog DPI 组件生成
从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件，将其作为在功能验证环境中使用的行为模型，这些环境包括 Synopsys VCS®、Cadence Incisive 或 Xcelium 以及 Mentor Graphics ModelSim 或 Questa。
生成 SystemVerilog 组件。
SystemVerilog 断言
从 Simulink 模型中的断言生成本地 SystemVerilog 断言。使用生成的断言来确保在 Simulink 和生产验证环境中对设计行为进行一致的验证。
从断言模块生成代码。
FPGA 在环测试
使用在 MATLAB 或 Simulink 中运行的系统测试平台来测试在 FPGA 板上执行的 HDL。通过以太网、JTAG 或 PCI Express® 将主机自动连接到 Xilinx、Intel® 和 Microsemi® FPGA 板。
使用 FPGA 板进行 FPGA 在环验证。
FPGA 数据采集
从 FPGA 上执行的设计中捕获高速信号，并自动将其加载到 MATLAB 中进行查看和分析。分析整个设计中的信号，以验证预期行为或调查异常情况。
捕获信号并上传到 MATLAB 进行分析。
读/写内存访问
将 MathWorks 的 IP 内核插入 FPGA 设计，通过 JTAG、以太网或 PCI Express 从 MATLAB 访问板载存储器。通过对 AXI 寄存器的读写，以及在 MATLAB 和板载存储器间传输较大的信号或图像文件，来测试 FPGA 算法。
从 MATLAB 访问板载存储器位置。
HDL 协同仿真自动化
通过 HDL Workflow Advisor 工具直接对由 HDL Coder 生成的 Verilog 或 VHDL 代码执行自动验证。
使用 HDL Workflow Advisor 生成 HDL 协同仿真模型。
FPGA 测试自动化
通过与 Xilinx、Intel 和 Microsemi 开发工具集成生成 FPGA 比特流，从 MATLAB 或 Simulink 中的测试平台执行硬件验证。将测试点添加到 Simulink 模型，以捕获信号并将其加载到 MATLAB 中进行查看和分析。
使用 HDL Workflow Advisor 生成 FPGA 在环模型。
SystemVerilog DPI 测试平台
在 HDL 代码生成期间从 Simulink 模型生成 SystemVerilog 测试平台。使用包含 HDL 仿真器（包括 Synopsys VCS、Cadence Incisive 或 Xcelium、Mentor Graphics ModelSim 或 Questa 以及 Xilinx Vivado 仿真器）的测试平台验证生成的 Verilog 或 VHDL 代码。
使用 HDL Coder 生成 DPI 组件。
从 Simulink 模型创建虚拟平台可执行文件。
IP-XACT 支持
自定义通过导入 IP-XACT™ XML 文件生成的组件的 TLM 接口。使用 TLM 生成器生成带有 Simulink 和生成的 TLM 组件之间的映射信息的 IP-XACT 文件。
从 Simulink 模型生成 IP-XACT 文件。
UVM 组件生成
生成具有可调参数的 UVM 序列或记分板组件
UVM 组件生成
支持 Simulink 非虚拟总线、复杂和枚举数据类型
数据采集
在使用四个以上的捕获窗口时，性能得到提升
MATLAB AXI 主模块
通过以太网为 Xilinx Zynq-7000 SoC ZC706 评估套件和 Avnet ZedBoard 执行 AXI4 读写操作
关于这些特性和相应函数的详细信息，请参阅发行说明。
