HDL Verifier

 

HDL Verifier

使用 HDL 仿真器和 FPGA 板测试并验证 Verilog 和 VHDL

HDL 协同仿真

使用 MATLAB 或 Simulink 作为测试平台验证 HDL 代码。通过与包括 Siemens EDA 的 ModelSim 和 Questa、Cadence Xcelium 和 Xilinx Vivado 仿真器在内的 HDL 仿真器进行协同仿真,将既有 HDL 集成到系统仿真中。

UVM 环境生成

从 Simulink 模型生成完整的通用验证方法 (UVM) 测试平台。生成 UVM 序列、记分板和预测变量,并将其纳入生产测试平台。

生成 SystemVerilog

从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件,用于功能验证环境,包括 Synopsys VCS®、Cadence Xcelium 和 Siemens EDA 提供的 ModelSim® 或 Questa®

FPGA 在环

使用 MATLAB 或 Simulink 测试平台测试 HDL 实现在 FPGA 板上执行的情况。通过以太网、JTAG 或 PCI Express® 将您的主机自动连接到 Xilinx、Intel® 和 Microchip® FPGA 板

与 HDL 代码生成集成

使用 HDL 协同仿真或 FPGA 在环测试,从 HDL 工作流顾问工具对 HDL Coder™ 生成的 HDL 代码执行自动验证。

AXI 管理器

通过 JTAG、以太网或 PCI Express 从 MATLAB 或 Simulink 访问板载内存。通过对 AXI 寄存器的读写访问,以及在 MATLAB 或 Simulink 与板载内存位置之间传输较大的信号或图像文件,来测试 FPGA 算法。

文档 | 示例 (XilinxIntel)

FPGA 数据采集

从 FPGA 上执行的设计中捕获高速信号,并自动将其加载到 MATLAB 中进行查看和分析。分析整个设计中的信号,以验证预期行为或调查异常情况。

TLM 生成

生成带有 TLM 2.0 接口的 SystemC 虚拟原型模型,以用于虚拟平台仿真。

“借助 Simulink,我们在手工编写生产 UVM 测试平台、测试序列和记分板上花费的时间几乎可以减半,从而有更多时间专注于突破性创新应用。我们针对汽车应用设计的 ASIC 需要依赖 UVM 进行生产验证,为这些设备开发算法曾是一项繁琐的任务,但 MATLAB 和 Simulink 大大简化了这一过程。”

Khalid Chishti,Allegro MicroSystems 公司 ASIC 开发经理