HDL Verifier 使您能够在 HDL 设计和验证环境中为 FPGA 和 ASIC 重用系统级设计环境。您可以对照 MATLAB 和 Simulink 中的黄金参考模型测试和验证 RTL 设计，使用 HDL 仿真器调试设计，并生成测试平台和验证 IP。
使用 HDL 联合仿真，通过在 MATLAB 和 Simulink 中运行的测试平台以及在 HDL 仿真器中运行的 RTL 代码来验证 ASIC 和 FPGA。您可以从 MATLAB、Simulink 和 Simscape 生成 SystemVerilog DPI-C 模型，以在 HDL 仿真器中使用数字和混合信号仿真执行功能验证。您也可以从 MATLAB 和 Simulink 生成通用验证方法 (UVM) 组件用于生产工作流，或从 Simulink 模型生成 SystemC TLM 2.0 事务级模型 (TLM) 用于虚拟平台仿真。所有这些功能都与现有的 HDL 代码和 HDL Coder 生成的代码兼容。
ASIC 和 FPGA 的 RTL 验证
使用 MATLAB 和 Simulink 测试平台通过 Cadence®、Synopsys®、Siemens® 和 AMD®的仿真器协同仿真，验证 HDL 代码。为 SystemVerilog 验证环境导出测试平台。
使用 MATLAB 进行联合仿真
使用 MATLAB 进行复杂激励生成，并在用于 HDL 仿真器的 MATLAB 测试平台中执行后处理。反之，使用 MATLAB 创建行为组件模型，以便使用 Questa、Xcelium 或 VCS HDL 仿真器进行仿真。
文档（MATLAB 测试平台、MATLAB 组件）| 示例
混合信号设计和验证
要评估待测设计如何与模拟电路进行交互，您可以从 Simscape、SerDes Toolbox 或 Mixed-Signal Blockset 的模拟或混合信号模型中生成 SystemVerilog DPI-C 代码，然后使用生成的代码创建用于替代模拟功能的行为模型。
生成 SystemC TLM 2.0 事务级模型
使用 ASIC Testbench 生成带有 TLM 2.0 接口的 SystemC 虚拟原型模型，以用于虚拟平台仿真。生成带有 Simulink 与生成的 TLM 组件之间映射信息的 IP-XACT 文件。
产品资源：
Allegro MicroSystems 使用 MathWorks 和基于模型的验证加速芯片验证
Allegro MicroSystems 将 IC 验证前置，缩短 IC/ASIC 验证时间并实现设计验证工程师和系统设计人员之间的协作。
HDL Verifier 常见问题解答
HDL Verifier 使您能够针对 MATLAB 和 Simulink 中的黄金参考模型测试和验证 RTL 设计，在仿真器中调试设计，并为 FPGA、ASIC 和 SoC 设计生成测试平台和验证 IP。
HDL Verifier 支持与 Cadence、Synopsys、Siemens 和 AMD 各自的 Xcelium、VCS、Questa 和 Vivado HDL 仿真器进行联合仿真。
可以。HDL Verifier 与现有 HDL 代码和 HDL Coder 生成的代码都兼容，从而支持您验证手写和生成的 HDL 设计。
可以。HDL Verifier 能够从 MATLAB 和 Simulink 生成通用验证方法 (UVM) 组件和完整的 UVM 测试平台，以用于 SystemVerilog 验证环境。
ASIC 测试平台是一项功能，它可从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件、完整的 UVM 测试平台和 SystemC TLM 2.0 事务级模型，用于功能验证环境。
HDL Verifier 可以从使用 Simscape、SerDes Toolbox 或 Mixed-Signal Blockset 创建的模拟或混合信号模型生成 SystemVerilog DPI-C 代码，以评估设计如何与模拟电路进行交互。
