HDL Verifier

使用 HDL 仿真器和 FPGA 板测试并验证 Verilog 和 VHDL

借助 HDL Verifier，您可以测试并验证用于 FPGA、ASIC 和 SoC 的 VHDL^® 和 Verilog^® 设计。您可以借助与 Siemens^® Questa™ 或 ModelSim™、Cadence^® Xcelium^® Synopsys^® VCS^® 和 AMD^® Vivado^® 仿真器的协同仿真，使用在 MATLAB 或 Simulink 中运行的测试平台来验证 RTL。您可以在 FPGA 开发板上重用这些测试平台来验证硬件实现。

HDL Verifier 可为 RTL 测试平台和完整的通用验证方法 (UVM) 环境生成 SystemVerilog 验证模型。这些模型可通过 SystemVerilog 直接编程接口 (DPI) 在 Questa、Xcelium、VCS 和 Vivado 仿真器中以本机方式运行。

HDL Verifier 提供可通过 MATLAB 在 AMD、Intel^® 和 Microchip 板上调试和测试 FPGA 实现的工具。您可以将探测器插入设计中并设置触发条件，以将内部信号上传到 MATLAB 中进行可视化和分析。

RTL 验证

使用 MATLAB 和 Simulink 测试平台通过与 HDL 仿真器的协同仿真来验证 ASIC 或 FPGA 的 HDL 代码。为单元级或芯片级测试中使用的验证环境生成 SystemVerilog 测试平台。

通过连接到 MATLAB 改善 RTL 验证 (41:03)

文档 | 示例

FPGA 原型构建、验证和测试

使用 FPGA 在环测试在 FPGA 开发板上执行基于硬件的验证。探测设计中的内部信号以调试硬件，并用 MATLAB 控制测试。

文档 | 示例

HDL 协同仿真

使用 MATLAB 和 Simulink 作为测试平台验证 HDL 代码。通过与包括 ModelSim 和 Questa、Xcelium 以及 Vivado 仿真器在内的 HDL 仿真器进行协同仿真，将既有 HDL 集成到系统仿真中。

文档 | 示例

FPGA 在环

使用 MATLAB 和 Simulink 测试平台测试在 FPGA 板上执行的 HDL 实现。通过以太网、JTAG 或 PCI Express^® 将您的主机自动连接到 AMD、Intel 和 Microchip FPGA 板。

文档 | 示例

生成 SystemVerilog DPI

使用 ASIC 测试平台从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件以用于功能验证环境，包括 VCS、Xcelium 和 ModelSim 或 Questa。

MATLAB：文档 | 示例

Simulink：文档 | 示例

生成 UVM 环境

使用 ASIC Testbench 从 Simulink 模型生成完整的通用验证方法 (UVM) 测试平台。生成 UVM 序列、记分板和预测变量，并将其纳入基于 Questa、Xcelium、VCS 或 Vivado 仿真器的生产测试平台。

文档 | 示例

FPGA 数据采集

从在 FPGA 上执行的设计中捕获高速信号，并自动将其加载到 MATLAB 中进行可视化和分析。分析整个设计中的信号，以验证预期行为或调查异常情况。

文档 | 示例

AXI 管理器

通过 JTAG、以太网或 PCI Express 协议从 MATLAB 和 Simulink 访问板载内存。通过读写 AXI4 寄存器以及在 MATLAB 和 Simulink 与板载内存位置间传输大型图像或信号文件来测试 FPGA 算法。

文档 | 示例（AMD、Intel）

示意图：显示从 Simulink 模型生成 TLM 部件、TLM 组件测试平台和测试向量。

生成兼容 SystemC TLM 2.0 的事务级模型

使用 ASIC Testbench 生成带有 TLM 2.0 接口的 SystemC 虚拟原型模型，以用于虚拟平台仿真。使用 TLM 生成器生成带有 Simulink 和生成的 TLM 组件之间的映射信息的 IP-XACT 文件。

文档 | 示例

产品资源：

文档示例视频产品要求发行说明支持的 EDA 工具和硬件

“借助 Simulink，我们在手工编写生产 UVM 测试平台、测试序列和记分板上花费的时间几乎可以减半，从而有更多时间专注于突破性创新应用。我们针对汽车应用设计的 ASIC 需要依赖 UVM 进行生产验证，为这些设备开发算法曾是一项繁琐的任务，但 MATLAB 和 Simulink 大大简化了这一过程。”

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