借助 HDL Verifier，您可以测试并验证用于 FPGA、ASIC 和 SoC 的 VHDL® 和 Verilog® 设计。您可以借助与 Siemens® Questa™ 或 ModelSim™、Cadence® Xcelium® Synopsys® VCS® 和 AMD® Vivado® 仿真器的协同仿真，使用在 MATLAB 或 Simulink 中运行的测试平台来验证 RTL。您可以在 FPGA 开发板上重用这些测试平台来验证硬件实现。
HDL Verifier 可为 RTL 测试平台和完整的通用验证方法 (UVM) 环境生成 SystemVerilog 验证模型。这些模型可通过 SystemVerilog 直接编程接口 (DPI) 在 Questa、Xcelium、VCS 和 Vivado 仿真器中以本机方式运行。
HDL Verifier 提供可通过 MATLAB 在 AMD、Intel® 和 Microchip 板上调试和测试 FPGA 实现的工具。您可以将探测器插入设计中并设置触发条件，以将内部信号上传到 MATLAB 中进行可视化和分析。
RTL 验证
使用 MATLAB 和 Simulink 测试平台通过与 HDL 仿真器的协同仿真来验证 ASIC 或 FPGA 的 HDL 代码。为单元级或芯片级测试中使用的验证环境生成 SystemVerilog 测试平台。
FPGA 在环
使用 MATLAB 和 Simulink 测试平台测试在 FPGA 板上执行的 HDL 实现。通过以太网、JTAG 或 PCI Express® 将您的主机自动连接到 AMD、Intel 和 Microchip FPGA 板。
生成 SystemVerilog DPI
使用 ASIC 测试平台从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件以用于功能验证环境，包括 VCS、Xcelium 和 ModelSim 或 Questa。
生成 UVM 环境
使用 ASIC Testbench 从 Simulink 模型生成完整的通用验证方法 (UVM) 测试平台。生成 UVM 序列、记分板和预测变量，并将其纳入基于 Questa、Xcelium、VCS 或 Vivado 仿真器的生产测试平台。
生成兼容 SystemC TLM 2.0 的事务级模型
使用 ASIC Testbench 生成带有 TLM 2.0 接口的 SystemC 虚拟原型模型，以用于虚拟平台仿真。使用 TLM 生成器生成带有 Simulink 和生成的 TLM 组件之间的映射信息的 IP-XACT 文件。
产品资源：
“借助 Simulink，我们在手工编写生产 UVM 测试平台、测试序列和记分板上花费的时间几乎可以减半，从而有更多时间专注于突破性创新应用。我们针对汽车应用设计的 ASIC 需要依赖 UVM 进行生产验证，为这些设备开发算法曾是一项繁琐的任务，但 MATLAB 和 Simulink 大大简化了这一过程。”
