HDL Coder

为 FPGA 和 ASIC 设计生成 Verilog 和 VHDL 代码

HDL Coder™ 利用 MATLAB® 函数、Simulink® 模型和 Stateflow® 图生成可移植、可综合的 Verilog® 和 VHDL® 代码。生成的 HDL 代码可用于 FPGA 编程或 ASIC 原型开发和设计。

HDL Coder 提供了一个 Workflow Advisor，可以自动执行 Xilinx® 和 Intel® FPGA 编程。您可以控制 HDL 架构和实施、突出显示关键路径，并估算硬件资源利用率。HDL Coder 在 Simulink 模型与生成的 Verilog 和 VHDL 代码之间提供了可追溯性，使高完整性应用程序的代码验证遵守 DO-254 和其他标准。

HDL Coder 概观

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功能

生成 HDL 代码

生成可读、可追溯、可综合的 VHDL 或 Verilog HDL。

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针对 HDL 代码生成而设计

使您的算法适应定点流处理硬件实现。

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优化 HDL 代码

探索基于架构的解决方案，以便平衡实现目标。

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FPGA 原型建立

轻松针对受欢迎的 FPGA 原型开发板和系统开发。

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FPGA、SoC 或 ASIC 从部署到生产

将生成的代码记录到一个 HTML 报告中，其中包含超链接的 HDL 代码和生成的 HDL 文件的表格。

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验证 HDL 代码

在 HDL 仿真器或 FPGA 开发工具包中，重用 MATLAB 和 Simulink 测试环境进行验证。

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在基于模型设计中集成 HDL 代码生成

通过将 HDL 代码生成与基于模型设计相结合，提升设计团队的协作和灵活性。

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产品资源

通过浏览这些资源，探索有关 HDL Coder 的更多信息。

文档

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功能

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系统要求

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技术文章

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用户案例

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社区和支持

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硬件支持

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应用程序

HDL Coder 应用程序可让您通过一个交互式界面快速执行常见任务

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