HDL Coder 通过从 MATLAB 函数、Simulink 模型和 Stateflow 图生成可移植、可综合的 Verilog®、SystemVerilog 和 VHDL® 代码，支持 FPGA、SoC 和 ASIC 的高级设计。您可以将生成的 HDL 代码用于 FPGA 编程、ASIC 原型构建和产品级设计。
HDL Coder 包括工作流顾问，可用于在 Xilinx®、Intel® 和 Microchip 板上通过生成的代码自动进行原型构建，并为 ASIC 和 FPGA 工作流生成 IP 核。您可以以速度和面积为目的进行优化，突出显示关键路径，并在综合之前生成资源利用率估计值。HDL Coder 提供 Simulink 模型与生成的 Verilog、SystemVerilog 和 VHDL 代码之间的可追溯性，因此支持对遵循 DO-254 及其他标准的高完整性应用进行代码验证。
高层硬件设计
使用 300 多个支持 HDL 的 Simulink 模块和 MATLAB 函数设计您的子系统；添加 Stateflow 图、Simscape 模型和深度学习网络。仿真设计的硬件行为，探索替代架构，并使用定点或浮点数据类型（或两者结合）生成可综合的 Verilog、SystemVerilog 或 VHDL 代码。
ASIC 工作流
设计并在包含模拟、数字和软件的混合系统的环境中验证您的架构和高层硬件功能。生成具有高结果质量 (QoR) 的 RTL 代码，或生成可综合的 SystemC 代码以与 Cadence® Stratus HLS 结合使用。
应用开发
使用 Wireless HDL Toolbox 中的子系统和模块设计通信算法，或使用 Vision HDL Toolbox 开发视觉处理算法的流式实现。实现复杂的低延迟电机控制系统。
实时仿真和测试
使用 HDL 工作流顾问以 Speedgoat 可编程 FPGA I/O 模块为部署目标。使用 Simulink Real-Time 进行仿真，或使用来自 dSPACE 和 NI 的额外 FPGA I/O 模块。生成本机浮点 HDL 代码，以简化高精度原型构建的工作流。
产品资源：
“Simulink 有助于系统架构师和硬件设计人员进行沟通。它就像一种共用的语言，我们通过它来交换知识、构想和设计。Simulink 和 HDL Coder 使我们能够专注于开发算法和通过仿真完善设计，而不是检查 VHDL 语法和编码规则。”
HDL Coder 常见问题解答
HDL Coder 是一种代码生成工具，它可从 MATLAB 函数、Simulink 和 Simscape 模型以及 Stateflow 图生成可移植、可综合的 Verilog、SystemVerilog 和 VHDL 代码，用于 FPGA 编程、ASIC 原型构建和产品级设计。HDL Coder 还生成可综合的 SystemC 代码，从而实现与 Cadence Stratus HLS 集成。
HDL Coder 支持 FPGA、SoC 和 ASIC 的高级设计。
HDL Coder 支持 300 多个可用于 HDL 的 Simulink 模块和 MATLAB 函数，以及 Stateflow 图和 Simscape 模型。
HDL Coder 可以使用定点或浮点数据类型或两者的组合生成可综合 HDL。
HDL Coder 使您能够优化速度和面积、突出显示关键路径、在综合前生成资源利用率估计，并使用资源复用、流水线和延迟平衡等高级综合优化。
HDL Coder 提供 Simulink 模型与生成的 Verilog、SystemVerilog 和 VHDL 代码之间的可追溯性，因此支持对遵循 DO-254 及其他标准的高完整性应用进行代码验证。
HDL Coder 为 ASIC 工作流生成可感知 PPA（功耗-性能-面积）的 RTL，还可以生成可综合的 SystemC 以与 Cadence Stratus HLS 结合使用。
HDL Coder 包括工作流顾问，可用于在 FPGA 板上通过生成的代码自动进行原型构建，并为 ASIC 和 FPGA 工作流生成 IP 核。
