HDL Coder

 

HDL Coder

生成用于 FPGA 和 ASIC 设计的 VHDL 和 Verilog 代码。

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HDL Coder 通过从 MATLAB 函数、Simulink 模型和 Stateflow 图中生成可移植、可综合的 Verilog® 和 VHDL® 代码来支持 FPGA、SoC 和 ASIC 的高层设计。您可以将生成的 HDL 代码用于 FPGA 编程、ASIC 原型构建和产品级设计。

HDL Coder 包括工作流顾问，可用于在 Xilinx®、Intel® 和 Microchip 板上通过生成的代码自动进行原型构建，并为 ASIC 和 FPGA 工作流生成 IP 核。您可以以速度和面积为目的进行优化，突出显示关键路径，并在综合之前生成资源利用率估计值。HDL Coder 提供 Simulink 模型与生成的 Verilog 和 VHDL 代码之间的可追溯性，因此支持对遵循 DO-254 及其他标准的高完整性应用进行代码验证。
HDL Coder 概述
脉冲检测算法的硬件架构图。

高层硬件设计

使用 300 多个支持 HDL 的 Simulink 模块和 MATLAB 函数设计您的子系统；添加 Stateflow 图、Simscape 模型和深度学习网络。对您的设计的硬件行为进行仿真，探索替代架构，并使用定点或浮点数据类型或结合使用两者来生成可综合的 VHDL 或 Verilog 代码。

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可综合的 HDL 代码到 FPGA 和 ASIC 工作流示意图。

独立于供应商的目标部署

生成对领先供应商的 FPGA 进行了目标优化的可综合 RTL 代码。生成的代码同样可用于 ASIC 硬件。重用相同的模型来生成原型和产品级代码。

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各种实现选项的速度与面积对比图。FIR 滤波器的全并行和全流水线架构。

设计优化

在进行 RTL 实现之前探索各种硬件架构和定点量化选项。使用高级综合优化，如资源共享、流水线化和延迟平衡，高效地映射到逻辑、DSP 和 RAM 等设备资源。

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采用 Xilinx、Microchip 和 Intel FPGA 的开发板。

基于 FPGA 的设备

生成高效映射到 Xilinx、Intel 和 Microchip FPGA 及 SoC 设备的 RTL 代码。使用热门板的硬件支持包将输入和输出映射到设备级 I/O 和 AXI 寄存器，或定义您自己的自定义参考设计。

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将 MATLAB 和 Simulink 算法部署到 ASIC 的过程步骤。

ASIC 工作流

设计并在包含模拟、数字和软件的混合系统的环境中验证您的架构和高层硬件功能。生成具有高结果质量 (QoR) 的 RTL 代码，或生成可综合的 SystemC (5:02) 代码以与 Cadence® Stratus HLS 结合使用。

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行车记录仪摄制的静态图像，以及配套的视频处理的 Simulink 模型和逻辑分析仪。

应用开发

使用 Wireless HDL Toolbox 中的子系统和模块设计通信算法，或使用 Vision HDL Toolbox 开发视觉处理算法的流式实现。实现复杂的低延迟电机控制系统。

示例（通信、视觉、电机控制）

帧到采样自动转换的高级工作流图。

硬件设计

开发高效处理流数据的算法。使用支持 HDL 的 Simulink 模块、自定义 MATLAB Function 模块和 Stateflow 图添加硬件架构细节。

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Speedgoat FPGA I/O 板叠加在显示 FPGA 模块的 Simulink 模型上。

实时仿真和测试

使用 HDL 工作流顾问部署 Speedgoat 可编程 FPGA I/O 模块和类似的第三方模块，并使用 Simulink Real-Time 进行仿真。使用本机浮点 (9:19) HDL 代码生成来简化高准确度原型构建的工作流。

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早期验证

与 HDL Verifier 结合使用以确保您生成的 RTL 代码将在其系统环境中按要求运行。使用与领先的 HDL 仿真器的协同仿真，通过 MATLAB 和 Simulink 测试平台验证生成的 HDL。使用 FPGA 在环测试验证您的设计在 FPGA 开发板上的实现。

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产品资源:

文档 示例 视频 需求 发行说明 函数 模块 技术文章
飞利浦医疗科技开发用于 MRI 系统的智能数字射频功率子系统

“Simulink 有助于系统架构师和硬件设计人员进行沟通。它就像一种共用的语言，我们通过它来交换知识、构想和设计。Simulink 和 HDL Coder 使我们能够专注于开发算法和通过仿真完善设计，而不是检查 VHDL 语法和编码规则。”

Marcel van Bakel，飞利浦健康
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