HDL Coder
生成用于 FPGA 和 ASIC 设计的 VHDL 和 Verilog 代码
HDL Coder 从 MATLAB® 函数、Simulink® 模型和 Stateflow® 图表生成可移植、可合成的 Verilog® 和 VHDL® 代码。生成的 HDL 代码可用于 FPGA 编程或 ASIC 原型建立和设计。
HDL Coder 提供用于 Xilinx®、Microsemi® 和 Intel® FPGA 自动化编程的 Workflow Advisor。您可以控制 HDL 架构 (49:42) 和实现、突出显示关键路径，以及生成硬件资源利用率估算信息。HDL Coder 可在 Simulink 模型与生成的 Verilog 和 VHDL 代码之间建立 可追溯性，从而能够遵循 DO-254 及其他标准对高完整性应用进行代码验证。
开始:
高级硬件设计
通过在 300 多个 HDL 就绪 Simulink 模块、MATLAB 函数和 Stateflow 图表中加以选择，自行设计子系统。针对设计进行硬件行为仿真、探索替代架构，以及生成可合成的 VHDL 或 Verilog。
脉冲检测算法的硬件架构。
独立于供应商的目标
生成可合成的 RTL 以用于各种实现工作流程以及 FPGA、ASIC 和 SoC 设备。为原型和生产代码的生成重用相同的模型。
生成可部署到任意 FPGA、ASIC 或 SoC 设备且独立于供应商的高效可合成的 RTL。
生成的 HDL 代码链接到源模型和要求。
加快硬件开发速度
通过将算法和硬件设计集成到同一环境，对高质量的系统设计实现更高效的收敛。在工作流程早期深入了解硬件实现可能对算法限制造成的影响。
在工作流程早期协同向算法中添加硬件实现详细信息。
设计更加优化
可在进行 RTL 实现之前探索各种硬件架构和定点量化可选方案。高级合成优化可有效映射到设备资源，如逻辑、DSP 和 RAM。
快速探索各种实现可选方案。
提前验证
在工作流程早期进行系统级数字、模拟和软件功能仿真，并在针对实现完善模型的同时持续集成。管理测试套件、测量测试覆盖率及生成启动 RTL 验证的组件。
验证并调试高级功能，然后生成 RTL 验证模型。
在 FPGA 原型板上测试无线通信算法。
实时仿真和测试
使用 HDL Workflow Advisor 查找来自 Speedgoat 及其他平台的可编程 FPGA I/O 模块，然后使用 Simulink Real-Time™ 进行仿真。本地浮点 (9:19) HDL 代码生成可简化高精度原型建立的工作流程。
使用 HDL Workflow Advisor 查找 Speedgoat FPGA I/O 板。
无线通信
使用实时或捕捉的信号设计系统级算法，然后通过 Wireless HDL Toolbox™ 添加硬件架构详细信息或重用子系统和模块。部署到预配置的软件无线电 (SDR) 平台或部署到自定义目标硬件。
实现针对无线通信算法的硬件架构。
使用浮点电机控制算法生成 HDL。
视频和图像处理
使用 Vision HDL Toolbox™ 模块和子系统生成高效 RTL，由此对视觉处理算法的流式硬件实现进行建模。使用 SoC Blockset™ 进行内存和软件事务延迟建模，从而改进算法。
针对 HDL 优化的视频和图像处理模块。
HIL 对象建模
对 FPGA 快速控制原型系统上运行的复杂 Simscape™ 硬件在环 (HIL) 对象模型进行实时仿真。使用 Simscape HDL Workflow Advisor 自动进行 Speedgoat FPGA I/O 模块编程。
转换要部署到 Speedgoat FPGA I/O 板的 Simscape 对象模型。
硬件设计
开发有效处理流式数据的算法。使用 HDL 就绪 Simulink 模块、自定义 MATLAB 函数模块和 Stateflow 图表添加硬件架构详细信息。
将浮点转换为定点
定点量化会折损实现效率的数值准确性。Fixed-Point Designer™ 有助于自动执行和管理此过程，同时通过生成原生浮点 (9:19) HDL 代码实现各种动态操作的精度。
自定进行定点量化、使用原生浮点合成或使用定点和浮点组合。
原型和验证
应用左移验证提前消除错误，确保在系统环境下根据需要提供硬件函数。使用 HDL Verifier™ 从 MATLAB 和 Simulink 直接调试 FPGA 原型，生成组件以加快 RTL 验证速度。
验证高级功能、对 Simulink 所连接的 FPGA 上生成的 HDL 进行仿真，以及生成模型。
