在 FPGA、ASIC 或 SoC 项目中,不同成员可以共同制定高抽象级别的早期关键决策,然后生成代码和模型以推进实现。
借助 MATLAB和 Simulink,您可以:
- 对各种架构选项进行建模和仿真
- 面向实现自上而下完善算法
- 实现定点量化
- 生成产品级 RTL 和嵌入式 C 代码
- 生成可用于数字或模拟仿真环境的验证模型
- 遵循功能安全认证工作流
“Simulink 有助于系统架构师和硬件设计人员进行沟通。它就像一种共用的语言,我们通过它来交换知识、构想和设计。Simulink 和 HDL Coder 使我们能够专注于开发算法和通过仿真完善设计,而不是检查 VHDL 语法和编码规则。”
Marcel van Bakel, Philips Healthcare
使用 MATLAB 进行产品级设计和验证
SoC 架构和自上而下的设计
算法开发人员可以与系统架构师、数字工程师、混合信号工程师以及验证工程师协作,在高抽象级别探索架构选项。这有助于您的团队采用分区策略开展试验,进而借助硬件微架构和定点量化等实现细节来逐步完善各分区。支持 HDL 代码生成的模块有 300 多个,包括经产品级验证的硬件 IP 模块和子系统。
采用这一自上而下的流程,您可以不断集成更多详细模型进行系统级仿真,从而尽早消除功能和性能问题。通过这一流程,您可以创建和管理系统级测试案例套件,并衡量模型覆盖率,从而为顺利实现再添砝码。
验证模型生成
借助 ASIC Testbench for HDL Verifier 附加功能,您可以直接从 MATLAB 和 Simulink 导出验证组件,而无需编写 Verilog 测试平台或 VHDL 测试平台。这可确保您准确地捕获参考模型的高级行为以及对 RTL 仿真的激励。如果出现高级设计变更,可以重新生成模型。
这些验证组件使用 SystemVerilog 直接编程接口 (DPI),可用于各种支持 SystemVerilog 的仿真器。如果您的 RTL 验证环境使用通用验证方法 (UVM),则您可以选择从 Simulink 生成 UVM 组件。