瑞萨半导体采用基于模型的设计来设计并实现ASIC 图像处理 IP 核

在以前的工作流程中，Renesas 工程师在静止图像上验证图像处理算法的早期版本。当在 HDL 中实施这些算法并在一个视频流上测试时，该团队发现了静止图像测试未暴露出的算法问题。在后期阶段进行所需的更改十分困难，而且按照项目节点没有多余的时间来实施和测试所做的更新。

那时Renesas 工程师用 C 语言编写浮点数版本的算法。为了将浮点数代码转换为定点数代码，Renesas 依赖一些既懂算法又熟悉寄存器传输级别 (RTL) 硬件设计的有经验的工程师。于是依赖少数工程师完成耗时的关键型任务，造成了项目瓶颈。然后再基于定点 C 代码用手工编写HDL 代码，由此造成了进一步的延迟。

Renesas 需要一种能够使他们在开发早期阶段就完成算法实时验证的开发方法。他们还力求最大限度地减小有关从浮点数转换为定点数，以及编写 HDL 代码的瓶颈。

Renesas 工程师为图像处理算法开发和实施采用了基于模型的设计。

工程师首先根据设计指标要求，使用 MATLAB 和 Simulink，开发图像处理系统的浮点算法模型。他们凭借通过仿真产生的输出图像，对图像处理算法的效果进行可视化，从而完成了模型的早期功能验证。

该团队使用 Computer Vision Toolbox™ 对系统模型中的输出图像进行可视化。

他们使用 Fixed-Point Designer™进行浮点模型到定点的转化。利用 Fixed-Point Designer 中的 Fixed-Point Advisor 工具，他们实现了转换步骤的自动化，并可检测上溢和下溢。

在比较定点版本和浮点版本的仿真结果后，该团队使用 HDL Coder™ 从他们优化的 Simulink 模型中生成可综合的 HDL 代码。

该团队使用 HDL Coder 和 HDL Verifier™ 生成了一个测试平台，他们使用该平台，通过与 Simulink 和 Cadence^® Incisive^® 进行协同仿真来验证 HDL。

他们使用 MATLAB 脚本优化设计，实现满足指标要求的速度和面积。该脚本使用一系列 HDL Coder 资源共享因子和流水线选项，生成多个版本的代码，然后使用 Synopsys^® Design Compiler 综合每个版本的代码。然后，该团队比较综合结果，找出最优设计。

在将综合后的代码部署到 Altera^® Stratix II FPGA 进行原型验证后，他们使用从同一个 Simulink 模型中生成的 HDL 代码综合为 ASIC 的 IP 核。

Renesas 工程师使用 Simulink 和 HDL Coder 完成了图像处理系统的开发，并打算将基于模型的设计应用于未来的图像处理项目。