Vision HDL Toolbox
为 FPGA 和 ASIC 设计图像处理、视频和计算机视觉系统
Vision HDL Toolbox™ 为在 FPGA 和 ASIC 上进行视觉系统设计和实现提供了像素流处理算法。它提供一个设计架构，可支持各类接口类型、帧尺寸和帧率。工具箱中的图像处理、视频和计算机视觉算法均采用适合 HDL 实现的架构。
该工具箱算法旨在生成 VHDL® 和 Verilog®（使用 HDL Coder™）的可读取、可综合的代码。生成的 HDL 代码经过 FPGA 验证、适用于高达 8k 分辨率的帧尺寸和高帧率 (HFR) 视频。
工具箱功能以 MATLAB® 功能、System objects™ 和 Simulink® 块的形式提供。
开始:
硬件加速视觉处理
对视觉处理算法的高效硬件实施进行建模和仿真，例如转换、筛选、形态和统计。然后使用 HDL Coder 生成可合成的 VHDL 或 Verilog RTL。
HDL 就绪边缘检测器块及其可配置的参数。
按时钟处理多像素
通过指定 4 像素或 8 像素的并行流，以 FPGA 时钟频率处理 4k、8k 或高帧率视频。底层硬件实现会自动更新，以通过指定的并行性支持仿真和代码生成。
指定最多可并行处理 8 个像素。
内置硬件数据管理
使用 Vision HDL Toolbox 块自动管理流输入数据，例如控制信号、感兴趣区域 (ROI) 窗口和行缓冲区。使用 HDL Coder 为您建模和仿真的控制功能生成 VHDL 或 Verilog RTL。
自动缓冲行以创建用于边缘检测的 ROI 窗口。
帧与像素之间的转换
将全帧视频转换为带有控制信号的像素流，以便在硬件中进行处理。然后将流硬件输出转换为帧，以便根据您的黄金参考算法进行验证。
帧到像素块用于将图像帧转换为具有控制信号的像素流，以用于硬件处理。
MATLAB 和 Simulink 验证示例和模板
了解如何使用 Image Processing Toolbox™ 和 Computer Vision Toolbox™ 算法和测试来验证硬件实现。
使用基于帧的算法验证流硬件实施。
HDL 和 FPGA 协同仿真
使用 HDL Verifier™，通过 RTL 级功能仿真或连接到 MATLAB 或 Simulink 测试环境的 FPGA 开发套件，验证硬件子系统。
HDL Verifier 支持使用 Xilinx、Intel 和 Microsemi FPGA 板进行 FPGA 在环验证。
带有实时视频输入的原型平台
通过下载针对基于 Xilinx® Zynq® 的硬件的 Vision HDL Toolbox 支持包，并使用 HDL Coder 和 Embedded Coder® 从您的 MATLAB 或 Simulink 实现中生成代码，对您的视觉处理应用进行原型设计。
使用真实视频输入在 FPGA 硬件上对您的设计进行原型设计。
生产部署
使用 HDL Coder 从硬件子系统模型生成高质量、与目标无关的 RTL 和 AXI 接口。
使用 SoC 互连接口生成代码。
用于 FPGA 的视觉处理
观看该视频系列，共由五部分组成，其中介绍了关键概念和将视觉应用部署到 FPGA 以进行原型设计和生产的工作流程。
产品资源:
用于 FPGA 的视觉处理
观看这个由五部分组成的视频系列，里面介绍了关键概念和将视觉应用部署到 FPGA 以进行原型设计和生产的工作流程。
