SoC Blockset

 

SoC Blockset

为 AMD 和英特尔 SoC 器件设计、分析和部署硬件/软件应用

5G 和 SDR 应用

借助 Wireless HDL Toolbox,使用 SoC Blockset 实现,仿真和部署 5G NR MIB 恢复算法适用于 FR1 和 FR2 的 5G NR SIB1 恢复算法。使用基于 Zynq 的无线电和 Analog Devices 射频卡来构建原型、验证和测试实际无线系统。

视觉应用

使用 SoC 参考设计构建模型。这些参考设计支持捕获实时视频进行仿真、在硬件上处理视频流以及与深度学习处理器集成。使用 SoC Blockset 硬件支持包通过实时视频输入开发原型设计。

电机和电力电子控制应用

建模和仿真在处理器与可编程逻辑之间分区的电机和电力电子控制器。自动执行 C 代码生成和编译以及 IP 核生成,以部署到 AMD Zynq 和 Versal 设备以及英特尔 SoC FPGA。

部署至 Versal 设备

使用最新的 AMD 可编程 SoC 器件的预定义模型分析系统设计,然后使用 SoC 构建器将其部署到开发板进行测试。

部署至 RFSoC 设备

仿真和部署部署至 AMD RFSoC 设备的雷达应用。将 5G 信号检测算法部署到 RFSoC 板上,使用 SoC Blockset 进行硬件编程,将测试数据加载到内存中,并控制所部署的设计。使用 AMD UltraScale+ RF SoC 为 CDMA 和 FHSS 应用实现跳频算法。

文档 | 示例(无线通信雷达

部署至 AMD UltraScale+ MPSoC 和 Zynq-7000 设备

开发在 MPSoC 和 Zynq-7000 平台上实现的电机/电力电子控制或无线通信等应用。使用 SoC 构建器配置、编译和部署硬件/软件算法以构建硬件原型。

COTS 板和自定义板支持

使用 OS Customizer 工具针对嵌入式处理器修改库并将其添加到 Linux® 分发版。为支持的板自定义嵌入式 Linux 操作系统。

DDR 内存建模

DDR 内存建模并仿真硬件逻辑与嵌入式处理器之间共享的内存事务。配置 DMA 控制器以仲裁内存访问。在仿真中考虑内存延迟和吞吐量。

生成 HDL Coder 参考设计

直接从 SoC Blockset 模型生成 HDL Coder 参考设计,然后使用 HDL 工作流顾问工具集成使用 HDL Coder 创建的 IP 核。

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