SoC Blockset

 

SoC Blockset

为赛灵思和英特尔 SoC 器件设计、分析和部署硬件/软件应用

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SoC Blockset 可以帮助您仿真基于可编程 SoC 和 ASIC 的算法并分析其性能。您可以将这些算法部署为软硬件应用，以用于原型设计和生产。

借助该模块集，可通过定义处理器核、可编程逻辑、内存和外设之间的接口来构建硬件架构模型。您可以使用这些模型在可编程逻辑和处理器之间进行算法分区，以在硬件和软件实现之间进行权衡分析。该模块集还可用于指定软件应用的任务调度。

SoC Builder 通过在 Simulink 中（使用 HDL Coder 和 Embedded Coder®）为 Arm® 核和编程开发板构建 IP 核和软件来自动执行部署。

SoC Blockset 支持通过性能诊断和软件探查工具对硬件中部署的应用进行分析。支持的设备包括 AMD® Zynq®-7000 SoC、Zynq UltraScale+ MPSoCs/RFSoC 和 Versal™ 自适应 SoC 以及 Intel® SoC FPGA。
使用 SoC Blockset 设计从 FPGA 到处理器的数据路径：建模和仿真

根据设定创建架构

对设计进行初步分析，以确定应用中的软件任务是否可以在所选硬件上进行调度。首先在 System Composer 中创建应用的功能架构，然后将功能组件分配给处理器或可编程逻辑。

文档 | 示例

赛灵思 ZCU102、ZCU216 和 VCK190 开发板。

面向 Versal、Zynq RFSoC/MPSoC

使用最新的赛灵思可编程 SoC 器件的预定义模型分析系统设计，然后使用 SoC Builder 工具将其部署到开发板进行测试。

文档（Versal、RFSoC/MPSoC）
示例（Versal、RFSoC/MPSoC）

适用于 FR1 和 FR2 的 5G NR SIB1 恢复模块图。

RFSoC 器件上的 5G 应用

借助 Wireless HDL Toolbox，使用面向赛灵思 Zynq UltraScale+ RFSoC 开发板的 SoC Blockset 实现，仿真和部署 5G NR MIB 恢复算法或适用于 FR1 和 FR2 的 5G NR SIB1 恢复算法。

文档 | 示例

算法分析器报告的运算符视图。

分析算法的资源使用情况

分析 Simulink 模型或 MATLAB 算法以生成报告，汇总实现所需的算术运算符数量。使用这些报告来比较 FPGA、ASIC 和 SoC 器件的不同架构，执行设计权衡评估，并探索硬件/软件分区选项。

文档 | 示例

DDR 内存建模

对 DDR 内存建模并仿真硬件逻辑与嵌入式处理器之间共享的内存事务。配置 DMA 控制器以仲裁内存访问。在仿真中考虑内存延迟和吞吐量。

文档 | 示例

SoC Blockset 生成的任务抢占图。

分析任务执行

对操作系统 (OS) 管理的嵌入式软件任务执行进行建模。按准确的时序仿真任务，将上下文切换、任务抢占和执行持续时间考虑在内。对 FPGA 结构生成的软件中断建模。应用统计来仿真不确定的任务持续时间，或采用在硬件测试期间测量的任务持续时间。

文档 | 示例

参考设计的内容，包括 RAM、内存控制器、数据/控制接口、FIFO、时钟管理器和控制路径。

生成 HDL Coder 参考设计

直接从 SoC Blockset 模型生成 HDL Coder 参考设计，然后使用 HDL 工作流顾问工具集成使用 HDL Coder 创建的 IP 核。

文档 | 示例

赛灵思板的硬件设置 App 截图。

部署到 COTS 板和自定义板

使用 OS Customizer 工具针对嵌入式处理器修改库并将其添加到 Linux® 分发版。为支持的板自定义嵌入式 Linux 操作系统。

文档 | 示例

四张分别显示摄像头、电机、蜂窝塔和雷达屏幕的图像。

特色应用

评估视觉、通信和雷达应用，同时考虑处理器、FPGA 和 DDR 内存子系统的影响。实现在处理器和可编程逻辑之间分区的电机和电力电子控制器。

示例（视觉、通信、雷达、电机控制）

产品资源:

文档 示例 函数 模块 要求 发行说明

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