DSP HDL Toolbox

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DSP HDL Toolbox

为 FPGA、ASIC 和 SoC 设计数字信号处理应用

DSP HDL 模块

从一系列经硬件验证的优化库模块中进行选择,以在硬件上实现 DSP 滤波器和变换。

高吞吐量算法

通过简单地更改输入数据并行机制并指定支持的架构来探索速率为每秒千兆次采样 (GSPS) 时的吞吐量选项。

设计权衡探索

使用内置的模块参数探索各种可配置串行和平行架构的设计权衡,例如功耗、吞吐量和资源使用。

参考应用

建模、仿真和在 FPGA 和 SoC 上部署需要进行高速处理的雷达、无线和其他真实应用。

FPGA、ASIC 和 SoC 上的 DSP 算法原型构建

将经过硬件验证的模块与 HDL Coder 结合使用,加快可在任意 FPGA 平台上进行原型构建的应用的开发速度。

通过协同仿真验证 HDL 设计

使用 HDL Verifier,验证您生成的 HDL 能否在与 MATLAB 或 Simulink Test 环境连接并受支持的 EDA 仿真器或 FPGA 开发工具包上运行。

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