ASIC Testbench for HDL Verifier 是一项附加功能，它使 HDL Verifier 能够从 MATLAB 或 Simulink 生成测试组件和验证模型，并将其应用于通用验证方法 (UVM) 或 SystemVerilog 环境中。这些模型可通过 SystemVerilog 直接编程接口 (DPI) 在 HDL 仿真器中以本机方式运行，如 Siemens® Questa™、Cadence® Xcelium™、Synopsys® VCS®、AMD® Vivado® 等仿真器。
- 从 MATLAB 和 Simulink 生成 DPI 组件。
- 从 MATLAB 和 Simulink 创建 UVM 组件或环境。
- 从 Simulink 导出 SystemC™ TLM 兼容的事务级模型。
生成 SystemVerilog DPI
从 MATLAB 函数或 Simulink 子系统生成 SystemVerilog DPI 组件以用于功能验证环境，包括 Synopsys VCS、Cadence Xcelium、Siemens ModelSim™ 或 Questa 以及 AMD Vivado 仿真器。
生成 UVM 环境
将 UVM 验证组件或完整的验证环境从 Simulink 导出到 Questa、Xcelium 和 VCS 仿真器。生成 UVM 序列、记分板和预测变量，并将其纳入生产测试平台。
生成兼容 SystemC TLM 2.0 的事务级模型
构建带有 TLM 2.0 接口的 SystemC 虚拟原型模型以用于虚拟平台仿真。使用 TLM 生成器生成带有 Simulink 与生成的 TLM 组件之间映射信息的 IP-XACT 文件。
下载支持包
有疑问吗？
与技术专家交流。
