Mixed-Signal Blockset
设计和仿真模拟信号和混合信号系统
Mixed-Signal Blockset™ 为设计和验证混合信号集成电路 (IC) 提供组件和损耗模型、分析工具和测试平台。
您可以对 PLL、数据转换器和其他系统进行不同抽象等级的建模，并浏览一系列 IC 体系结构。您可以自定义模型，以涵盖噪声、非线性和量化效应等损耗，使用自上而下的方法细化优化系统描述。
使用所提供的测试平台，可通过拟合测量特征或电路级仿真结果，验证系统性能并提高建模逼真度。使用可变步长 Simulink® 求解器的快速系统级仿真，能够在晶体管级仿真 IC 之前调试实现，找出设计缺陷。
使用 Mixed-Signal Blockset，可以进行混合信号组件以及复杂的 DSP 算法和控制逻辑的联合仿真。因此，模拟和数字设计团队都可以从相同的可执行规范开始工作。
开始:
PLL 设计
设计和仿真系统级锁相环(PLL)。典型体系结构包括具有单模或双模预分频器的整数分频锁相环以及具有累加器或三角积分 (delta-sigma) 调制器的非整数分频锁相环。验证并可视化设计的开环和闭环响应。
具有三角积分调制器的非整数 N 分频锁相环。
具有示波器的 SAR ADC。
构建模块库
使用电荷泵、环路滤波器、鉴频鉴相器 (PFD)、压控振荡器 (VCO)、时钟分频器和采样时钟源等构建模块来设计混合信号系统。使用 Simscape Electrical™，您可以在较低的抽象级别进一步优化模拟模型。
PLL 构建模块库。
时序缺陷
对反馈环路中的上升下降时间、有限压摆率和可变时延进行建模。对时序效应建模后，您可以运行仿真来评估稳定性和估算锁定时间。
时钟信号上的抖动效应。
VCO 的相位噪声期望频率分布。
测试平台
测量 PLL 的锁定时间、相位噪声期望频率分布和工作频率，描述 VCO、PFD 和电荷泵等构建模块的性能特征。测量 AC 和 DC 特征和 ADC 的孔径抖动。
ADC 测试平台。
与 IC 仿真环境集成
通过协同仿真，或通过使用 HDL Verifier™ 生成 SystemVerilog 模块，在您的 IC 设计环境中重用系统级混合信号模型。至于系统的数字部分，您可以使用 HDL Coder™ 生成可综合的 HDL 代码。
使用 Cadence® Virtuoso® AMS Designer 进行协同仿真。
Linear Circuit Wizard 模块
导入 SPICE 网表来创建或修改线性电路
仿真性能
使用 Simulink 中的 acceleratormode 更快地运行仿真
Timing Measurement 模块
测量时序指标，如周期、频率、上升时间、下降时间、占空比和延迟
相位噪声测量算法
利用过零时间改进相位噪声测量
[2020a 保留] 数模转换器
引入二进制加权 DAC 以及相关的测量和测试平台模块
关于这些特性和相应函数的详细信息，请参阅发行说明。
