Mixed-Signal Blockset
设计、分析和仿真模拟信号系统和混合信号系统
Mixed-Signal Blockset™ 为设计和验证混合信号集成电路 (IC) 提供组件模型和损伤模型、分析工具以及测试平台。
您可以对 PLL、数据转换器和其他系统进行不同抽象级别的建模。您可以使用这些模型仿真混合信号组件，以及复杂的 DSP 算法和控制逻辑。您可以对这些模型进行自定义，以包含噪声、非线性、抖动和量化效应等损伤。您可以使用 Simulink® 中的可变步长求解器进行系统级快速仿真，从而调试实现过程并识别设计缺陷，而无需对 IC 进行晶体管级仿真。
利用混合信号分析器，您可以分析、识别混合信号数据中的趋势，并对混合信号数据进行可视化。利用 Cadence Virtuoso ADE MATLAB Integration 选项，您可以将电路级仿真结果数据库导入 MATLAB®。您也可以利用从 IC 设计中提取的寄生元件，导入 SPICE 网表并创建或修改线性时不变电路。此模块集提供了多个分析函数，可对仿真结果进行后处理，以验证规格、拟合特征并报告测量结果。
开始：
混合信号分析器
使用混合信号分析器，在时域和频域中以交互方式对混合信号数据进行可视化和分析，并识别混合信号数据中的趋势。
利用 Cadence Virtuoso ADE MATLAB Integration 选项，您可以将电路级瞬变、交流和直流仿真结果数据库导入 MATLAB。
将 Cadence Virtuoso ADE 数据库导入混合信号分析器。
PLL 设计
在系统级设计和仿真锁相环 (PLL)。典型的架构包括采用单模或双模预分频器的整数分频 PLL，以及采用累加器或三角积分调制器的小数分频 PLL。对设计的开环响应和闭环响应进行验证和可视化。
ADC 和 DAC 设计
在系统级设计和仿真模数数据转换器 (ADC) 和数模数据转换器 (DAC)。典型的架构包括闪速 (Flash) 型 ADC 和逐次逼近 (SAR) 型 ADC，以及二进制加权 DAC 和分段 DAC。
SAR ADC 及 Time Scope 模块。
构建块库
在混合信号系统设计中使用构建块，包括电荷泵、环路滤波器、鉴频鉴相器 (PFD)、压控振荡器 (VCO)、时钟分频器和采样时钟源等。您可以使用 Simscape Electrical™ 在较低的抽象级别进一步优化模拟模型。
PLL 构建块库。
导入 SPICE 网表
借助 Linear Circuit Wizard 模块，您可以导入 SPICE 网表，并利用从 IC 设计中提取的寄生元件创建或修改线性时不变电路。
三阶无源环路滤波器 SPICE 网表及其生成的传递函数。
时序缺陷
为反馈回路中的上升下降时间、有限压摆率和可变时滞建模。为时序效应建模后，您可以运行仿真来评估稳定性，估算锁定时间。
相位噪声和抖动
为 ADC 中的孔径抖动建模，并在频域中为 VCO 和 PLL 指定任意相位噪声曲线。使用 Eye Diagram 模块对效应进行可视化。
VCO 的功率谱和相位噪声曲线。
测试平台
测量 PLL 的锁定时间、相位噪声曲线和工作频率，表征 VCO、PFD 和电荷泵等构建块的性能。测量 ADC 的交流和直流特征以及孔径抖动。
用于测量直流和交流性能的 ADC 测试平台。
与 IC 仿真环境集成
通过协同仿真，或通过使用 HDL Verifier™ 生成 SystemVerilog 模块，在 IC 设计环境中重用系统级混合信号模型。对于系统的数字部分，您可以使用 HDL Coder™ 生成可合成的 HDL 代码。
