bitconcat
串联 fi
对象的位
说明
示例
串联向量的元素
创建一个定点向量。
a = fi([1,2,5,7],0,4,0); disp(bin(a))
0001 0010 0101 0111
串联 a
的元素的位。
y = bitconcat(a)
y = 4695 DataTypeMode: Fixed-point: binary point scaling Signedness: Unsigned WordLength: 16 FractionLength: 0
disp(bin(y))
0001001001010111
输出 y
的字长等于 a
的每个元素的字长之和。
串联两个 fi 对象的位
创建两个定点数。
a = fi(5,0,4,0); disp(bin(a))
0101
b = fi(10,0,4,0); disp(bin(b))
1010
串联两个输入的位。
y = bitconcat(a,b)
y = 90 DataTypeMode: Fixed-point: binary point scaling Signedness: Unsigned WordLength: 8 FractionLength: 0
disp(bin(y))
01011010
输出 y
为无符号数,其字长等于两个输入的字长之和,其小数长度为 0。
执行两个向量的逐元素串联
当 a
和 b
均为大小相同的向量时,bitconcat
执行这两个向量的按元素串联并返回一个向量。
创建两个大小相同的定点向量。
a = fi([1,2,5,7],0,4,0); disp(bin(a))
0001 0010 0101 0111
b = fi([7,4,3,1],0,4,0); disp(bin(b))
0111 0100 0011 0001
串联 a
和 b
的元素。
y = bitconcat(a,b)
y = 23 36 83 113 DataTypeMode: Fixed-point: binary point scaling Signedness: Unsigned WordLength: 8 FractionLength: 0
disp(bin(y))
00010111 00100100 01010011 01110001
输出 y
是与输入向量长度相同的向量,其字长等于两个输入向量的字长之和。
执行两个矩阵的逐元素串联
当输入均为大小相同的矩阵时,bitconcat
执行两个矩阵的按元素串联,并返回一个相同大小的矩阵。
创建两个定点矩阵。
a = fi([1,2,5;7,4,5;3,1,12],0,4,0); disp(bin(a))
0001 0010 0101 0111 0100 0101 0011 0001 1100
b = fi([6,1,7;7,8,1;9,7,8],0,4,0); disp(bin(b))
0110 0001 0111 0111 1000 0001 1001 0111 1000
对 a
和 b
的位执行逐元素串联。
y = bitconcat(a,b)
y = 22 33 87 119 72 81 57 23 200 DataTypeMode: Fixed-point: binary point scaling Signedness: Unsigned WordLength: 8 FractionLength: 0
disp(bin(y))
00010110 00100001 01010111 01110111 01001000 01010001 00111001 00010111 11001000
输出 y
是一个矩阵,其字长等于 a
和 b
的字长之和。
输入参数
a
— 输入数组
标量 | 向量 | 矩阵 | 多维数组
输入数组,指定为由定点 fi
对象组成的标量、向量、矩阵或多维数组。bitconcat
接受 varargin
个输入进行串联。
数据类型:定点 fi
b
— 输入数组
标量 | 向量 | 矩阵 | 多维数组
输入数组,指定为由定点 fi
对象组成的标量、向量、矩阵或多维数组。如果 b
是非标量,则它必须与其他输入具有相同的维度。
数据类型:定点 fi
输出参量
y
— 输出数组
标量 | 向量 | 矩阵 | 多维数组
输出数组,指定为由无符号定点 fi
对象组成的标量、向量、矩阵或多维数组。
输出数组的字长等于输入的字长之和,其小数长度为零。存储整数的位表示是 2 的补码表示。定标不影响结果类型和值。
如果输入均为标量,则 bitconcat
串联输入的位并返回标量。
如果输入均为大小相同的数组,则 bitconcat
按元素执行位的串联,并返回一个相同大小的数组。
扩展功能
C/C++ 代码生成
使用 MATLAB® Coder™ 生成 C 代码和 C++ 代码。
HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。
对于 VHDL®,生成串联运算符:(a & b)
。
对于 Verilog®,生成串联运算符:{a , b}
。
版本历史记录
在 R2007b 中推出
另请参阅
bitand
| bitcmp
| bitor
| bitreplicate
| bitget
| bitset
| bitsliceget
| bitxor
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