sub

R2026b

使用 fimath 对象将两个数组相减

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语法

c = sub(F,a,b)

描述

c = sub(F,a,b) 使用 fimath 对象 F 将数组 a 和 b 相减。当您要覆盖 a 和 b 的 fimath 对象时，或当与 a 和 b 关联的 fimath 属性不同时，这很有帮助。输出没有局部 fimath。

示例

示例

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a = fi(pi);
b = fi(exp(1));
F = fimath('SumMode','SpecifyPrecision',...
    'SumWordLength',32,'SumFractionLength',16);
c = sub(F,a,b)
c = 
    0.4233

          DataTypeMode: Fixed-point: binary point scaling
            Signedness: Signed
            WordLength: 32
        FractionLength: 16

c 是 a 和 b 的 32 位差，小数长度为 16。

输入参数

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用于减法运算的 fimath 对象，指定为 fimath 对象。

操作数，指定为标量、向量、矩阵或多维数组。

a 和 b 的维度必须相同，除非其中一个是标量。如果 a 或 b 是标量，则 c 的维度与非标量对象的维度相同。

如果 a 或 b 是 fi 对象，则 a 和 b 都必须为 fi 对象。也支持数据类型为 half 的输入。

数据类型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fi
复数支持: 是

算法

当您使用 sub 函数时，不会修改 A 和 B 的 fimath 属性，并且输出 C 没有局部 fimath。

C = sub(F,A,B)
或 
C = F.sub(A,B)

等效于

C = removefimath(setfimath(A,F) - setfimath(B,F))

扩展功能

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HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

版本历史记录

在 R2006a 之前推出

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另请参阅

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