Bit Reduce

对所有输入信号位进行 AND、OR 或 XOR 位归约，结果为单个位

全页展开

库:
HDL Coder / Logic and Bit Operations

描述

Bit Reduce 模块对输入信号的所有位执行选定位归约运算（AND、OR 或 XOR），结果为单个位。

端口

输入

全部展开

Port_1 — 输入信号
标量 | 向量

对其执行位归约运算的输入信号。

最小位宽：2
最大位宽：128

输出

全部展开

Port_1 — 输出信号
标量 | 向量

经过位归约的输出信号。

数据类型: ufix1

参数

全部展开

归约模式 — 对输入进行的归约运算
`AND` (默认) | `OR` | `XOR`

指定归约运算：

AND（默认值）：对输入信号执行按位 AND 归约。
OR：对输入信号执行按位 OR 归约。
XOR：对输入信号执行按位 XOR 归约。

编程用法

模块参数：mode

类型：字符串标量 | 字符向量

值："AND" | "OR" | "XOR"

默认值： 'AND'

扩展功能

全部展开

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供了影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块有一个默认的 HDL 架构。

HDL 模块属性

常规
ConstrainedOutputPipeline	通过移动设计中的现有延迟，在输出端放置的寄存器数量。分布式流水线不会重新分配这些寄存器。默认值为 `0`。有关详细信息，请参阅 ConstrainedOutputPipeline。
InputPipeline	在生成的代码中插入的输入流水线阶段数。分布式流水线和约束输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline。
OutputPipeline	在生成的代码中插入的输出流水线阶段数。分布式流水线和约束输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅 OutputPipeline。
SynthesisAttributes	指定模型中模块和模块输出信号的综合属性。生成的 HDL 代码包含这些属性。有关详细信息，请参阅 SynthesisAttributes。

版本历史记录

在 R2014a 中推出

全部展开

R2026a: 指定模块和模块输出信号的综合属性

使用 SynthesisAttributes HDL 模块属性指定模块及其输出信号的综合属性。HDL Coder 在生成的 HDL 代码中包含这些属性。

另请参阅

模块

Bit Concat | Bit Rotate | Bit Shift | Bit Slice

Bit Reduce

描述

端口

输入

Port_1 — 输入信号 标量 | 向量

输出

Port_1 — 输出信号 标量 | 向量

参数

归约模式 — 对输入进行的归约运算 AND (默认) | OR | XOR

编程用法

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

版本历史记录

R2026a: 指定模块和模块输出信号的综合属性

另请参阅

模块

Port_1 — 输入信号
标量 | 向量

Port_1 — 输出信号
标量 | 向量

归约模式 — 对输入进行的归约运算
`AND` (默认) | `OR` | `XOR`

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。