Bit Rotate

按位的位置旋转输入信号

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库:
HDL Coder / Logic and Bit Operations

描述

Bit Rotate 模块将输入信号按指定位的位置数向左或向右旋转。

端口

输入

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Port_1 — 输入信号
标量 | 向量

对其执行位旋转的输入信号。

最小位宽：2
最大位宽：128

输出

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Port_1 — 输出信号
标量 | 向量

经过位旋转的输出信号。输出信号具有与输入信号相同的数据类型。

参数

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旋转模式 — 指定旋转方向，向左或向右
`Rotate Left` (默认) | `Rotate Right`

指定旋转方向，向左或向右。

编程用法

模块参数：mode

类型：字符串标量 | 字符向量

值："Rotate Left" | "Rotate Right"

默认值： 'Rotate Left'

旋转长度 — 指定要旋转的位数
`0` (默认) | 大于或等于零的整数

指定要旋转的位数。

编程用法

模块参数：N

类型：字符串标量 | 字符向量

值：大于或等于零的整数

默认值： '0'

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供了影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块有一个默认的 HDL 架构。

HDL 模块属性

常规
ConstrainedOutputPipeline	通过移动设计中的现有延迟，在输出端放置的寄存器数量。分布式流水线不会重新分配这些寄存器。默认值为 `0`。有关详细信息，请参阅 ConstrainedOutputPipeline。
InputPipeline	在生成的代码中插入的输入流水线阶段数。分布式流水线和约束输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline。
OutputPipeline	在生成的代码中插入的输出流水线阶段数。分布式流水线和约束输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅 OutputPipeline。
SynthesisAttributes	指定模型中模块和模块输出信号的综合属性。生成的 HDL 代码包含这些属性。有关详细信息，请参阅 SynthesisAttributes。

版本历史记录

在 R2014a 中推出

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R2026a: 指定模块和模块输出信号的综合属性

使用 SynthesisAttributes HDL 模块属性指定模块及其输出信号的综合属性。HDL Coder 在生成的 HDL 代码中包含这些属性。

另请参阅

模块

Bit Concat | Bit Reduce | Bit Shift | Bit Slice

Bit Rotate

描述

端口

输入

Port_1 — 输入信号 标量 | 向量

输出

Port_1 — 输出信号 标量 | 向量

参数

旋转模式 — 指定旋转方向，向左或向右 Rotate Left (默认) | Rotate Right

编程用法

旋转长度 — 指定要旋转的位数 0 (默认) | 大于或等于零的整数

编程用法

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

版本历史记录

R2026a: 指定模块和模块输出信号的综合属性

另请参阅

模块

Port_1 — 输入信号
标量 | 向量

Port_1 — 输出信号
标量 | 向量

旋转模式 — 指定旋转方向，向左或向右
`Rotate Left` (默认) | `Rotate Right`

旋转长度 — 指定要旋转的位数
`0` (默认) | 大于或等于零的整数

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。