IIR Filter

实现无限冲激响应 (IIR) 滤波器

自 R2020a 起

库:
Motor Control Blockset / Signal Management
Motor Control Blockset HDL Support / Signal Management

描述

IIR Filter 模块对指定输入信号实现离散一阶无限冲激响应 (IIR) 滤波器。该模块支持定点和浮点数据类型。当与 Motor Control Blockset™ 中附带的示例所采用的模型设置和配置结合使用时，该模块还会针对代码生成进行优化。

我们建议您对该模块使用定步长离散求解器，以实现代码生成并确保精确仿真。

方程

您可以使用滤波器系数 ( $a$ ) 模块参数来配置 IIR 滤波器，以设置滤波器所需的截止频率 (f_c)。

此方程描述根据截止频率计算滤波器系数：

$a = (\frac{2 π T_{s} f_{c}}{2 π T_{s} f_{c} + 1})$

或者，该模块还可以使用滤波器系数计算给定采样时间的理论截止频率：

$f_{c} = (\frac{a}{(1 - a) \cdot 2 π \cdot T_{s}})$

使用 Filter type 参数将模块配置为低通或高通滤波器。

低通滤波器：

$y (k) = a \cdot x (k) + (1 - a) \cdot y (k - 1)$

高通滤波器：

$y (k) = (1 - a) [x (k) - x (k - 1) + y (k - 1)]$

其中：

f_c 是 IIR 滤波器的截止频率。
$a$ 是范围 (0, 1] 中的滤波器系数。
$y (k)$ 是时间采样 $k$ 处的滤波后的输出值。
$y (k - 1)$ 是时间采样 $k - 1$ 处的滤波后的输出值。
$x (k)$ 是时间采样 $k$ 处的采样输入值。
$x (k - 1)$ 是时间采样 $k - 1$ 处的滤波后的输出值。
T_s 是 IIR Filter 模块的采样时间。

端口

输入

全部展开

x — 采样的输入信号
标量

原始输入信号在时域中的采样值。

数据类型: single | double | fixed point

输出

全部展开

y — 滤波后的输出信号
标量

IIR Filter 模块在时域中返回的滤波后的输出信号。

数据类型: single | double | fixed point

参数

全部展开

Filter type — IIR 滤波器类型
Low-pass (默认) | High-pass

IIR 滤波器的类型。

Filter co-efficient — IIR 滤波器的滤波器系数
`0.01` (默认) | 范围 `(0,1]` 中的标量

IIR 滤波器的滤波器系数。此参数的数据类型与输入信号的数据类型相同。我们建议您检查此数据类型的参数值的精度。

Display cutoff frequency — 显示截止频率参数
`off` (默认) | `on`

为模块选择此参数以显示 Discrete step size (s) 和 Theoretical cutoff frequency (Hz) 参数。

Discrete step size (s) — 采样时间，在此采样时间过后模块将再次执行
`50e-6` (默认) | 标量

每两个连续的模块执行实例之间的固定时间间隔（以秒为单位）。

依存关系

要显示此参数，请选择 Display cutoff frequency 参数。

Theoretical cutoff frequency (Hz) — IIR 滤波器的理论截止频率
`32.1525` | 标量

IIR 滤波器的理论截止频率（以赫兹为单位）。此参数不可配置。

依存关系

要显示此参数，请选择 Display cutoff frequency 参数。

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供了影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性


ConstrainedOutputPipeline	要通过移动设计中的现有延迟来放置在输出端的寄存器的数量。分布式流水线不会重新分布这些寄存器。默认值为 `0`。有关更多详细信息，请参阅 ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关更多详细信息，请参阅 InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关更多详细信息，请参阅 OutputPipeline (HDL Coder)。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2020a 中推出

IIR Filter

描述

方程

端口

输入

x — 采样的输入信号 标量

输出

y — 滤波后的输出信号 标量

参数

Filter type — IIR 滤波器类型 Low-pass (默认) | High-pass

Filter co-efficient — IIR 滤波器的滤波器系数 0.01 (默认) | 范围 (0,1] 中的标量

Display cutoff frequency — 显示截止频率参数 off (默认) | on

Discrete step size (s) — 采样时间，在此采样时间过后模块将再次执行 50e-6 (默认) | 标量

依存关系

Theoretical cutoff frequency (Hz) — IIR 滤波器的理论截止频率 32.1525 | 标量

依存关系

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

WeChat

x — 采样的输入信号
标量

y — 滤波后的输出信号
标量

Filter type — IIR 滤波器类型
Low-pass (默认) | High-pass

Filter co-efficient — IIR 滤波器的滤波器系数
`0.01` (默认) | 范围 `(0,1]` 中的标量

Display cutoff frequency — 显示截止频率参数
`off` (默认) | `on`

Discrete step size (s) — 采样时间，在此采样时间过后模块将再次执行
`50e-6` (默认) | 标量

Theoretical cutoff frequency (Hz) — IIR 滤波器的理论截止频率
`32.1525` | 标量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。