IIR Filter

实现无限冲激响应 (IIR) 滤波器

自 R2020a 起

库:
Motor Control Blockset / Signal Management
Motor Control Blockset HDL Support / Signal Management

描述

IIR Filter 模块对指定输入信号实现离散一阶无限冲激响应 (IIR) 滤波器。该模块支持定点和浮点数据类型。当该模块与 Motor Control Blockset™ 中附带的示例所采用的模型设置和配置结合使用时，该模块还会针对代码生成进行优化。

建议您对该模块使用定步长离散求解器，以实现代码生成并确保精确仿真。

方程

您可以使用滤波器系数 ( $a$ ) 模块参数来配置 IIR 滤波器，以设置滤波器所需的截止频率 (f_c)。您也可以选择通过输入端口提供滤波器系数值。

如果您知道滤波器的截止频率，则可以使用以下方程计算所需的滤波器系数：

$a = (\frac{2 π T_{s} f_{c}}{2 π T_{s} f_{c} + 1})$

该模块还包括一个选项，用于在模块封装上显示与给定滤波器系数和采样时间对应的截止频率。

使用滤波器类型参数将模块配置为低通或高通滤波器。

以下两个方程描述该模块如何计算其输出。

低通滤波器：

$y (k) = a \cdot x (k) + (1 - a) \cdot y (k - 1)$

高通滤波器：

$y (k) = (1 - a) [x (k) - x (k - 1) + y (k - 1)]$

其中：

f_c 是 IIR 滤波器的截止频率。
$a$ 是滤波器系数 (0 < a ≤ 1)。
$y (k)$ 是在时间 $k$ 处的输出值。
$y (k - 1)$ 是在时间 $k - 1$ 处的输出值。
$x (k)$ 是在时间 $k$ 处的输入值。
$x (k - 1)$ 是在时间 $k - 1$ 处的输入值。
T_s 是 IIR Filter 模块的采样时间。

端口

输入

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x — 采样的输入信号
标量

原始输入信号在时域中的采样值。

数据类型: single | double | fixed point

a — 滤波器系数
标量

IIR 滤波器的滤波器系数。此信号的数据类型必须与输入信号 x 的数据类型相同。当与定点数据类型结合使用时，这可能会限制信号精度。

依存关系

要启用此端口，请将滤波器系数参数设置为输入端口。

数据类型: single | double | fixed point

输出

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y — 滤波后的输出信号
标量

IIR Filter 模块在时域中返回的滤波后的输出信号。

数据类型: single | double | fixed point

参数

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滤波器类型 — IIR 滤波器类型
低通 (默认) | 高通

IIR 滤波器的类型。

滤波器系数 — 滤波器系数输入方法
通过对话框指定 (默认) | 输入端口

选择以下方法之一来指定滤波器系数：

通过对话框指定 - 如果您要使用“模块参数”对话框指定滤波器系数值，请选择此选项。
输入端口 - 如果您要使用输入端口指定滤波器系数值，请选择此选项。

滤波器系数值 — IIR 滤波器的滤波器系数
`0.01` (默认) | 范围 `(0,1]` 中的标量

IIR 滤波器的滤波器系数。此信号的数据类型必须与输入信号 x 的数据类型相同。当与定点数据类型结合使用时，这可能会限制信号精度。

依存关系

要启用此参数，请将滤波器系数参数设置为通过对话框指定。

显示截止频率 — 显示截止频率参数
`off` (默认) | `on`

为模块选择此参数以显示理论截止频率(Hz) 参数。

依存关系

要启用此参数，请将滤波器系数参数设置为通过对话框指定。

离散步长(秒) — 采样时间，在此采样时间过后模块将再次执行
`50e-6` (默认) | 标量

每两个连续的模块执行实例之间的固定时间间隔（以秒为单位）。

注意

该模块使用此值计算并在模块对话框中显示理论截止频率(Hz)。此参数不设置模块的采样时间。该模块从模型继承采样时间。

依存关系

要显示此参数，请执行以下操作：

将滤波器系数参数设置为通过对话框指定。
选择显示截止频率参数。

理论截止频率(Hz) — IIR 滤波器的理论截止频率
`32.1525` | 标量

计算的 IIR 滤波器的理论截止频率（以赫兹为单位）。此参数不可配置。

依存关系

要显示此参数，请执行以下操作：

将滤波器系数参数设置为通过对话框指定。
选择显示截止频率参数。

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供了影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性


ConstrainedOutputPipeline	要通过移动设计中的现有延迟来放置在输出端的寄存器的数量。分布式流水线不会重新分布这些寄存器。默认值为 `0`。有关更多详细信息，请参阅 ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关更多详细信息，请参阅 InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关更多详细信息，请参阅 OutputPipeline (HDL Coder)。

IIR Filter

描述

方程

端口