Bias

为输入添加偏差

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库:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

描述

Bias 模块根据以下公式为输入信号添加偏差或偏移量：

Y = U + bias

其中 U 是模块输入，Y 是输出。

示例

Exploring the Solver Jacobian Structure of a Model

The example shows how to use Simulink® to explore the solver Jacobian sparsity pattern, and the connection between the solver Jacobian sparsity pattern and the dependency between components of a physical system. A Simulink model that models the synchronization of three metronomes placed on a free moving base are used.

打开模型

端口

输入

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Port_1 — 输入信号
标量 | 向量

输入信号，向该输入信号添加偏差以创建输出信号。

输出

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Port_1 — 输出信号
标量 | 向量

输出信号是将偏差添加到输入信号而产生的。

参数

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偏置 — 要添加到输入信号的偏移量
`0.0` (默认) | 标量 | 向量

指定要添加到输入信号的偏移量的值。Bias 模块将 Bias 隐式添加到输入信号。要从信号中减去 Bias，请指定其数据类型可存储负值的负值。

编程用法

模块参数：Bias

类型：字符向量

值：有限实数

默认值：'0.0'

对整数溢出进行饱和处理 — 溢出操作的方法
`off` (默认) | `on`

指定对溢出是进行饱和处理还是绕回处理。

on - 将溢出饱和处理为数据类型能够表示的最小值或最大值。
off - 溢出将绕回到数据类型可以表示的合适值。

例如，有符号 8 位整数 int8 可以表示的最大值是 127。任何大于此最大值的模块运算结果都会导致 8 位整数溢出。

选择此参数后，模块输出将在达到 127 时饱和。类似地，模块输出将在达到最小输出值 -128 时饱和。
清除此参数后，软件会将导致溢出的值解释为 int8，这可能产生意外结果。例如，以 int8 表示的模块结果 130（二进制 1000 0010）为 -126。

提示

如果您的模型存在可能的溢出，而您希望在生成的代码中进行显式饱和保护，请考虑选中此参数。
如果您希望优化生成的代码的效率，请考虑清除此参数。清除此参数还可以帮助您避免过度地指定信号超出范围时模块的处理方式。有关详细信息，请参阅信号范围错误故障排除。
如果选中此参数，饱和将应用于模块中的每个内部操作，而不仅仅应用于输出或结果。
一般情况下，代码生成进程可以检测到何时不可能发生溢出。在这种情况下，代码生成器不会生成饱和代码。

编程用法

要以编程方式设置模块参数值，请使用 set_param 函数。

参数:	`SaturateOnIntegerOverflow`
值:	`'off'` (默认) \| `'on'`

模块特性

数据类型	`double` \| `fixed point` \| `half` \| `integer` \| `single`
直接馈通	`是`
多维信号	`否`
可变大小信号	`是`
过零检测	`否`

详细信息

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模型覆盖率

如果您有 Simulink^® Coverage™ 许可证，并且启用了整数溢出饱和覆盖率，Bias 模块会接收整数溢出饱和覆盖率。要启用整数溢出饱和覆盖率，请在“配置参数”对话框的“覆盖率”窗格中选择整数溢出饱和 (Simulink Coverage)参数。有关详细信息，请参阅整数溢出饱和处理覆盖率 (Simulink Coverage)。

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

Bias

描述

示例

Exploring the Solver Jacobian Structure of a Model

端口

输入

Port_1 — 输入信号
标量 | 向量

输出

Port_1 — 输出信号
标量 | 向量

参数

偏置 — 要添加到输入信号的偏移量
`0.0` (默认) | 标量 | 向量

编程用法

对整数溢出进行饱和处理 — 溢出操作的方法
`off` (默认) | `on`

提示

编程用法

模块特性

详细信息

模型覆盖率

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Bias

描述

示例

Exploring the Solver Jacobian Structure of a Model

端口

输入

Port_1 — 输入信号 标量 | 向量

输出

Port_1 — 输出信号 标量 | 向量

参数

偏置 — 要添加到输入信号的偏移量 0.0 (默认) | 标量 | 向量

编程用法

对整数溢出进行饱和处理 — 溢出操作的方法 off (默认) | on

提示

编程用法

模块特性

详细信息

模型覆盖率

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Port_1 — 输入信号
标量 | 向量

Port_1 — 输出信号
标量 | 向量

偏置 — 要添加到输入信号的偏移量
`0.0` (默认) | 标量 | 向量

对整数溢出进行饱和处理 — 溢出操作的方法
`off` (默认) | `on`

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。