Complex to Real-Imag

输出复输入信号的实部和虚部

库:
Simulink / Math Operations
HDL Coder / Math Operations

描述

Complex to Real-Imag 模块输出输入信号的实部和/或虚部，具体取决于输出参数的设置。实数输出与复数输入具有相同的数据类型。输入可以是复信号数组（向量或矩阵），这种情况下，输出信号也是具有相同维度的数组。实数数组包含对应的复数输入元素的实部。同样，虚数输出包含输入元素的虚部。

示例

有界可变大小信号基本操作

此示例说明如何生成有界可变大小信号，并说明使用这些信号的一些操作。在此示例中，您使用 Selector 模块和 Switch 模块生成可变大小信号。这些信号用于数学运算、总线创建、总线选择、矩阵串联以及实现离散滤波器方程。

打开模型

Measure Frequency Response by Using Complex Data in Stateflow

Emulate a spectrum analyzer that measures the frequency response of a continuous-time system driven by a complex sinusoidal signal.

(Stateflow)

端口

输入

全部展开

Port_1 — 输入信号
标量 | 向量 | 矩阵

该模块计算并输出实部和/或虚部的复输入信号。

输出

全部展开

Port_1 — 输出信号
标量 | 向量 | 矩阵

输出信号，即输入信号的实部和/或虚部。要选择输出哪个部分，请设置输出参数。

参数

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输出 — 实部和/或虚部输出设定
实部和虚部 (默认) | 实部 | 虚部

指定输出是输入信号的实部、虚部还是同时包含实部和虚部。

编程用法

参数：Output

类型：字符串 | 字符向量

值：'Real and imag' | 'Real' | 'Imag'

默认值：'Real and imag'

采样时间(-1 表示继承) — 采样之间的时间间隔
`-1` (默认) | 标量 | 向量

指定采样时间间隔。要继承采样时间，请将此参数设置为 -1。有关详细信息，请参阅指定采样时间。

依赖关系

仅当您将此参数设置为 -1 以外的值时才可见。要了解详细信息，请参阅不建议设置采样时间的模块。

编程用法

要以编程方式设置模块参数值，请使用 set_param 函数。

参数:	`SampleTime`
值:	`"-1"` (默认) \| scalar or vector in quotes

模块特性

数据类型	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`是`
可变大小信号	`是`
过零检测	`否`

扩展功能

全部展开

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

复数数据支持

此模块支持复信号的代码生成。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

另请参阅

Complex to Magnitude-Angle | Real-Imag to Complex

Complex to Real-Imag

描述

示例

有界可变大小信号基本操作

Measure Frequency Response by Using Complex Data in Stateflow

端口

输入

Port_1 — 输入信号 标量 | 向量 | 矩阵

输出

Port_1 — 输出信号 标量 | 向量 | 矩阵

参数

输出 — 实部和/或虚部输出设定 实部和虚部 (默认) | 实部 | 虚部

编程用法

采样时间(-1 表示继承) — 采样之间的时间间隔 -1 (默认) | 标量 | 向量

依赖关系

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Port_1 — 输入信号
标量 | 向量 | 矩阵

Port_1 — 输出信号
标量 | 向量 | 矩阵

输出 — 实部和/或虚部输出设定
实部和虚部 (默认) | 实部 | 虚部

采样时间(-1 表示继承) — 采样之间的时间间隔
`-1` (默认) | 标量 | 向量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。