Dead Zone Dynamic

提供零输出的动态区域

库:
Simulink / Discontinuities
HDL Coder / Discontinuities

描述

Dead Zone Dynamic 模块根据指定上限和下限的动态输入信号生成零输出区域。模块输出取决于输入 u 以及输入信号 up 和 lo 的值。

输入	输出
`u >= lo` 和 `u <= up`	Zero
`u > up`	`u` – `up`
`u < lo`	`u` – `lo`

Dead Zone Dynamic 模块是封装子系统，没有任何参数。

端口

输入

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u — 输入信号
标量 | 向量

死区算法的输入信号。

lo — 死区下限
标量 | 向量

提供零输出区域下界的动态值。当输入小于 lo 时，输出值将向下偏移 lo 的值。

up — 死区上限
标量

提供零输出区域上界的动态值。当输入大于 up 时，输出值将向下偏移 up 的值。

输出

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y — 输出信号
标量 | 向量

对输入信号应用动态死区算法后的输出信号。

模块特性

数据类型	`double` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`否`
可变大小信号	`否`
过零检测	`否`

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

通用
ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。
SynthesisAttributes	指定模型中模块和模块输出信号的综合属性。生成的 HDL 代码包含这些属性。有关详细信息，请参阅SynthesisAttributes (HDL Coder)。

原生浮点
LatencyStrategy	指定对于浮点运算符是否将设计中的模块映射到 `inherit`、`Max`、`Min`、`Zero` 或 `Custom`。默认值为 inherit。另请参阅LatencyStrategy (HDL Coder)。
NFPCustomLatency	要指定值，请将 LatencyStrategy 设置为 `Custom`。HDL Coder 会增加延迟，其值等于您为 NFPCustomLatency 设置指定的值。另请参阅NFPCustomLatency (HDL Coder)。

延迟详细信息

此模块具有多周期实现，这会在生成的代码中引入额外的延迟。要查看增加的延迟，请查看生成的模型或验证模型。请参阅Generated Model and Validation Model (HDL Coder)。

原生浮点延迟

浮点类型	LatencyStrategy 属性设置	延迟（周期数）	自定义延迟支持
双精度	`Min`	6	是
双精度	`Max`	11
单精度	`Min`	6
单精度	`Max`	11

数据类型支持

该模块支持使用以下数据类型进行 HDL 代码生成：

输入端口	维度	定点	浮点	内置整数	总线	布尔	复信号
Port_1	标量向量矩阵（二维和三维）	是	单精度双精度	是	是	是	是

输入端口

维度

定点

浮点

内置整数

总线

布尔

复信号

Port_1

标量

向量

矩阵（二维和三维）

是

单精度

双精度

是

优化

您可以使用以下 HDL Coder 优化来优化速度、面积和 I/O。

面积优化

优化	描述
Resource Sharing (HDL Coder)	资源复用是一种面积优化，其中 HDL Coder 确定多个在功能上等效的资源，并用单个资源替换它们。
Streaming (HDL Coder)	流式处理是一种面积优化，其中 HDL Coder 将向量数据路径变换为标量数据路径（或多个较小的向量数据路径）。

速度优化

优化	描述
Specify Distributed Pipelining Settings (HDL Coder)	分布式流水线或寄存器重定时是一种速度优化，它可以移动设计中的现有延迟，以在缩减关键路径的同时保留功能性行为。
Clock-Rate Pipelining (HDL Coder)	时钟频率流水线是 HDL Coder 中的一个优化框架，它允许其他速度优化和面积优化在时钟频率下引入延迟。
关键路径估计 (HDL Coder)	要快速确定设计中最可能的关键路径，请使用关键路径估计。关键路径估计加速寻找关键路径的迭代过程。要了解在关键路径估计中表征的模块，请参阅Characterized Blocks (HDL Coder)。

I/O 优化

优化	描述
帧到采样的转换 (HDL Coder)	要优化您的设计所需的 I/O，请使用帧到采样的转换。这种优化将基于帧的向量或矩阵输入转换为更小的采样或像素，以便 HDL 代码生成到基于流的目标硬件，并减小处理大输入和输出信号所需的 FPGA I/O。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

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R2026a: 原生浮点支持

现在，您可以通过使用 single 或 double 的输入数据类型，为 Dead Zone Dynamic 模块在原生浮点模式下生成 HDL 代码。您可以通过使用 LatencyStrategy HDL 模块属性来指定该模块的延迟策略。

R2026a: 指定模块和模块输出信号的综合属性

使用 SynthesisAttributes HDL 模块属性指定模块及其输出信号的综合属性。HDL Coder 在生成的 HDL 代码中包含这些属性。

另请参阅

Dead Zone | Triggered Subsystem

Dead Zone Dynamic

描述

端口

输入

u — 输入信号 标量 | 向量

lo — 死区下限 标量 | 向量

up — 死区上限 标量

输出

y — 输出信号 标量 | 向量

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

R2026a: 原生浮点支持

R2026a: 指定模块和模块输出信号的综合属性

另请参阅

u — 输入信号
标量 | 向量

lo — 死区下限
标量 | 向量

up — 死区上限
标量

y — 输出信号
标量 | 向量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。