Tapped Delay

将标量信号延迟多个采样周期并输出所有延迟版本

库：
Simulink / Discrete
HDL Coder / Discrete

描述

Tapped Delay 模块将输入延迟指定数量的采样周期，并为每个延迟提供一个输出信号。例如，当您为延迟数指定 4 且输出向量排序为“最早”时，该模块提供四个输出 - 第一个输出延迟四个采样周期，第二个输出延迟三个采样周期，依此类推。使用此模块可以适时离散化信号，或以不同的速率对信号进行重采样。

该模块接受一个标量输入，并生成包含每个增量延迟的数据的输出向量。使用输出向量排序参数指定输出向量中的延迟信号顺序：

“最早”输出向量以最早的延迟版本开始，以最新的延迟版本结束的顺序。
“最近”输出向量以最新的延迟版本开始，以最早的延迟版本结束的顺序。

通过初始条件参数指定第一个采样周期的输出向量。谨慎选择此参数可以减少不需要的输出行为。

通过采样时间参数指定采样之间的时间间隔。通过延迟数参数指定延迟数量。值 -1 指示模块通过反向传播来继承延迟数量。每个延迟相当于 Unit Delay 模块表示的 z^-1 离散时间运算符。

示例

定点 S-Function：乘积与和

此模型说明如何使用自定义的 C 语言 S-Function 来计算定点的“乘积与和”运算。要查看 S-Function 的源代码，请使用右键点击上下文菜单选择“模块参数”。当对话框出现时，按“编辑”按钮。

Internet Low Bitrate Codec (iLBC) for VoIP

Implements the Internet Low Bitrate Codec (iLBC) and illustrates its use. iLBC is designed for encoding and decoding speech for transmission via VoIP (Voice Over Internet Protocol).

端口

输入

全部展开

Port_1 — 输入信号
标量

要延迟的输入信号。

输出

全部展开

Port_1 — 输入信号的延迟版本
标量 | 向量

延迟的输入信号的所有版本。使用输出向量排序参数指定输出向量中延迟信号的顺序。

参数

全部展开

初始条件 — 初始输出
`0.0` （默认） | 标量

指定仿真的初始输出。初始条件参数通过舍入到最邻近整数及饱和处理从双精度脱机转换为输入数据类型。

限制

此模块的初始条件不能为 inf 或 NaN。

编程用法

模块参数：vinit

类型：字符向量

值：标量

默认值：'0.0'

采样时间 — 采样之间的时间间隔
`-1` （默认） | 标量 | 向量

指定采样时间间隔。要继承采样时间，请将此参数设置为 -1。有关详细信息，请参阅指定采样时间。

编程用法

模块参数：samptime

类型：字符向量

值：标量 | 向量

默认值：'-1'

延迟数 — 离散时间运算符的数量
`4` （默认） | 正标量 | `-1`（表示继承）

将离散时间运算符的数量指定为正标量，或指定 -1 表示继承。

编程用法

模块参数：NumDelays

类型：字符向量

值：正标量 | -1（继承）

默认值：'4'

输出向量排序 — 输出的顺序
“`最早`” （默认） | “`最近`”

指定先输出最早的延迟版本还是最新的延迟版本。

编程用法

模块参数：DelayOrder

类型：字符向量

值：'Oldest' | 'Newest'

默认值：'Oldest'

将当前输入包含在输出向量中 — 将当前输入包含在输出向量中
`off` （默认） | `on`

选中此复选框可将当前输入包括在输出向量中。

编程用法

模块参数：includeCurrent

类型：字符向量

值：'off' | 'on'

默认值：'off'

模块特性

数据类型	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
直接馈通	`否`
多维信号	`否`
可变大小信号	`否`
过零检测	`否`

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。
ResetType	隐藏重置逻辑生成。默认值为“`默认`”，它生成重置逻辑。另请参阅ResetType (HDL Coder)。

复数数据支持

此模块支持复信号的代码生成。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

另请参阅

Delay | Resettable Delay | Unit Delay | Variable Integer Delay

主题

指定采样时间

Tapped Delay

描述

示例

定点 S-Function：乘积与和

Internet Low Bitrate Codec (iLBC) for VoIP

端口

输入

Port_1 — 输入信号 标量

输出

Port_1 — 输入信号的延迟版本 标量 | 向量

参数

初始条件 — 初始输出 0.0 （默认） | 标量

限制

编程用法

采样时间 — 采样之间的时间间隔 -1 （默认） | 标量 | 向量

编程用法

延迟数 — 离散时间运算符的数量 4 （默认） | 正标量 | -1（表示继承）

编程用法

输出向量排序 — 输出的顺序 “最早” （默认） | “最近”

编程用法

将当前输入包含在输出向量中 — 将当前输入包含在输出向量中 off （默认） | on

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

主题

WeChat

Port_1 — 输入信号
标量

Port_1 — 输入信号的延迟版本
标量 | 向量

初始条件 — 初始输出
`0.0` （默认） | 标量

采样时间 — 采样之间的时间间隔
`-1` （默认） | 标量 | 向量

延迟数 — 离散时间运算符的数量
`4` （默认） | 正标量 | `-1`（表示继承）

输出向量排序 — 输出的顺序
“`最早`” （默认） | “`最近`”

将当前输入包含在输出向量中 — 将当前输入包含在输出向量中
`off` （默认） | `on`

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。