HDL Coderの実装効率、面積、速度などのパフォーマンスに関して
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HDL Coderを使ってFPGA実装することを検討しています。 Verilogを書いて論理合成したときと比べて、回路面積や速度の性能はどれぐらい出るのでしょう？
自動的にコード生成できるので、効率化はできると思うのですが、面積・速度の性能面はどうなのか教えてほしいです。
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Atsushi Matsumoto
2017-7-20
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HDL Coderを使ってHDLコード生成する場合、その元となるSimulinkモデルはユーザの意図に応じて抽象度は高くも低くも設計することができます。 回路面積や速度を細かく調整したい場合は、低い抽象度で設計すると細かくSimulinkモデル上でチューニングすることができます。一方、プロトタイプ目的で、回路面積や速度をあまり気にしない場合は、高い抽象度で短期間で設計することもできます。
 
 
特に演算系の複雑なアルゴリズムをFPGAやASICに実装する場合は、エラーや手戻り無く実装できるツールとして有効です。
 
基本的な使い方は、製品ドキュメント以外にも HDL Coder Reference Guide で独習できますし、MathWorks Japan営業窓口にお問い合わせ頂ければユーザ向けのノウハウ集資料もご提供できます。
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