モデルのHDLコード変換

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Hideo Suzuki
Hideo Suzuki 2018-5-23
回答： Atsushi Matsumoto 2018-5-24
作成したモデルをHDL変換する際に以下のエラーが発生します。
遅延の均衡化に失敗しました (理由: Signal rate of value inf found)。
問題となるブロック:FPGA_model/FPGA_Model/MSK_Demod/ObtainSchmidtDecision/SchmidtDecision/Data Type Conversion2。
上記階層でエラーとなるData Type Conversionブロックの周りは サンプル時間を継承するブロックだけであり、
Constantのサンプル時間は-1を設定しています。
モデルを送付しますので時間がinfとなる原因をご教示下さい。
また、エラーとなるData Type Conversionの前に、コメントアウト しているブロックがありますが、
infとの関係は無いでしょうか。
よろしくお願い致します。

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采纳的回答

Atsushi Matsumoto
Atsushi Matsumoto 2018-5-24
コメントスルーおよび出力先のあるコメントアウトはコード生成に対応していません。 コメントアウトの出力先にブロックがあると、信号は不定かつ未接続状態となりますので、コード生成ができません。 &nbsp
コメントアウトしているブロックを削除または、接続ラインから外して下さい。

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R2017b

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