HDL RAMsブロックから生成されるコードは論理合成時にFPGAのメモリ領域を
推論するようにデザインされています。ですので、基本的には追加作業は不要です。
RAMを利用する方法として主に以下の2つのアプローチがありますが、
①FPGAベンダが提供するツールでIPモジュールを生成し、RTL記述中でインスタンシエート
②RAMを推論するRTL記述を行う
HDL Coderは後者②となります。従って、生成される***generic.vhdはビヘイビアモデルではなく
論理合成に必要なRTLソースです。
また、MAX10利用においては注意が必要で、初期値付きのRAMを利用する場合はQuartus上で
ERAM Preloadのオプションを有効にしておく必要があります。
詳しくはMAX10 Embedded Memoryのユーザーガイドを確認ください。