时钟沿

活动时钟沿

模型配置窗格: 全局设置

描述

指定触发生成的 HDL 代码中 Verilog® 或 SystemVerilog always 模块或 VHDL® process 模块的活动时钟沿。

设置

上升沿 (默认) | 下降沿

默认值：上升沿。

上升沿

上升沿，即从 0 到 1 的跳变，是活动时钟沿。

下降沿

下降沿，即从 1 到 0 的跳变，是活动时钟沿。

提示

要设置此属性，请使用函数 hdlset_param 或 makehdl。要查看属性值，请使用函数 hdlget_param。

例如，您可以使用以下任一方法在为 sfir_fixed 模型内的 symmetric_fir 子系统生成 HDL 代码时指定此属性。

  • 使用 hdlset_param 在模型上设置参数。然后使用 makehdl 生成 HDL 代码。

    hdlset_param('sfir_fixed','ClockEdge','Falling')
makehdl('sfir_fixed/symmetric_fir')

  • 将该属性作为参量传递给 makehdl 函数。

    makehdl('sfir_fixed/symmetric_fir','ClockEdge','Falling')

推荐设置

无推荐设置。

编程用法

参数：ClockEdge
类型：字符向量
值：'Rising' | 'Falling'
默认值： 'Rising'

版本历史记录

在 R2014a 中推出

另请参阅

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