hdldispblkparams

显示具有非默认值的 HDL 模块参数

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语法

hdldispblkparams(path)
hdldispblkparams(path,"all")

说明

hdldispblkparams(path) 为指定的模块或子系统显示具有非默认值的 HDL 参数的名称和值。

hdldispblkparams(path,"all") 为指定的模块或子系统显示所有 HDL 模块参数的名称和值。

示例

示例

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此示例说明当前模型 sfir_fixed 中子系统 symmetric_fir 的所有 HDL 模块参数和值。 

open_system("sfir_fixed")
hdldispblkparams("sfir_fixed/symmetric_fir","all")

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
HDL Block Parameters ('sfir_fixed/symmetric_fir')
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%

Implementation

	Architecture  : Module

Implementation Parameters

	AdaptivePipelining : inherit
	AXI4RegisterReadback : off
	AXI4SlaveIDWidth : 
	AXI4SlavePortToPipelineRegisterRatio : auto
	BalanceDelays : inherit
	ClockDomainCrossingOnRegisterInterface : off
	ClockRatePipelining : inherit
	ConstrainedOutputPipeline : 0
	DistributedPipelining : inherit
	DSPStyle : none
	ExposeDUTCEOutPort : off
	ExposeDUTClockEnablePort : off
	FlattenHierarchy : inherit
	GenerateDefaultAXI4Slave : on
	IncludeDataCaptureControlLogicEnable : off
	InputPipeline : 0
	IPCoreAdditionalFiles : 
	IPCoreName : 
	IPCoreVersion : 
	IPDataCaptureBufferSize : 128
	IPDataCaptureSequenceDepth : 1
	OutputPipeline : 0
	ProcessorFPGASynchronization : 
	RegisterInterfaceReadPipeline : 0
	SharingFactor : 0
	StreamingFactor : 0

输入参数

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当前模型中模块或子系统的路径。

如果您指定 "all"，hdldispblkparams 将显示指定模块或子系统的所有 HDL 属性的名称和值。

版本历史记录

在 R2010b 中推出

另请参阅