对寄存器使用“rising_edge/falling_edge”样式

使用 rising_edge 或 falling_edge 检测生成代码中的时钟跳变

模型配置窗格: 全局设置 / 编码风格

描述

指定生成代码是否使用 VHDL® rising_edge 函数或 falling_edge 函数来检测时钟跳变。

依赖关系

当目标语言为 VHDL 时，此选项启用。

设置

off (默认) | on

默认值：Off

on

生成代码使用 rising_edge 函数或 falling_edge 函数。

例如，以下从 Unit Delay 模块生成的代码使用 rising_edge 函数检测正向时钟跳变：

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF rising_edge(clk) THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

off

生成代码使用 'event 语法。

例如，以下从 Unit Delay 模块生成的代码使用 clk'event AND clk = '1' 检测正向时钟跳变：

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF clk'event AND clk = '1' THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

提示

要设置此属性，请使用函数 hdlset_param 或 makehdl。要查看属性值，请使用函数 hdlget_param。

推荐设置

无推荐设置。

编程用法

参数：UseRisingEdge
类型：字符向量
值：'on' | 'off'
默认值： 'off'

版本历史记录

在 R2012a 中推出