Bit Clear

R2026b

将存储整数的指定位设置为 0

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库:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

描述

Bit Clear 模块将存储整数的指定位（由其索引指定）设置为零。该模块忽略定标。

您可以使用位的索引参数指定要设置为 0 的位，其中位 0 是最低有效位。

示例

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使用 Bit Clear 模块

打开实时脚本

此示例说明如何使用 Bit Clear 模块将指定位索引的值设置为 0。

由常数 2.^[0 1 2 3 4] 组成的向量以二进制表示为 [00001 00010 00100 01000 10000]。

打开 BitSetModel.slx 并浏览 Constant 模块和 Bit Set 模块的设置。

open_system('BitClearModel');

对模型进行仿真。

sim('BitClearModel');

当索引设置为 2 时，结果为 [00001 00010 00000 01000 10000]，在 Display 模块中以十进制表示为 [1 2 0 8 16]。

端口

Bit Clear 模块支持 Simulink^® 整数、定点和布尔数据类型。该模块不支持真正的浮点数据类型或枚举数据类型。

输入

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Port_1 — 输入信号
标量 | 向量

输入信号是存储整数的指定位。

输出

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Port_1 — 输出信号
标量 | 向量

输出由设置为零的指定位组成。

参数

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位的索引 — 位的索引
0 (默认) | 标量 | 向量

位的索引，其中位 0 是最低有效位。

编程用法

模块参数：iBit

类型：字符向量

值：标量 | 向量

默认值：'0'

模块特性

数据类型	`Boolean^a` \| `fixed point` \| `integer`
直接馈通	`是`
多维信号	`是`
可变大小信号	`否`
过零检测	`否`
^a 建议不要对布尔信号进行位运算。

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。
SynthesisAttributes	指定模型中模块和模块输出信号的综合属性。生成的 HDL 代码包含这些属性。有关详细信息，请参阅SynthesisAttributes (HDL Coder)。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

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R2026a: 指定模块和模块输出信号的综合属性

使用 SynthesisAttributes HDL 模块属性指定模块及其输出信号的综合属性。HDL Coder 在生成的 HDL 代码中包含这些属性。

另请参阅

Bit Set | Bitwise Operator | Bit Rotate (HDL Coder) | Bit Shift (HDL Coder)

Bit Clear

描述

示例

使用 Bit Clear 模块

端口

输入

Port_1 — 输入信号 标量 | 向量

输出

Port_1 — 输出信号 标量 | 向量

参数

位的索引 — 位的索引 0 (默认) | 标量 | 向量

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

R2026a: 指定模块和模块输出信号的综合属性

另请参阅

Port_1 — 输入信号
标量 | 向量

Port_1 — 输出信号
标量 | 向量

位的索引 — 位的索引
0 (默认) | 标量 | 向量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。