Bit Set

将存储的整数的指定位设置为一

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库:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

描述

Bit Set 模块将存储的整数的指定位设置为 1。忽略缩放。

您可以使用位索引参数指定要设置为 1 的位，其中位零是最低有效位。

示例

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使用 Bit Set 模块

打开实时脚本

如果 Bit Set 模块打开，则位 2 设置为 1。

常数向量 2.^[0 1 2 3 4] 以二进制表示为 [00001 00010 00100 01000 10000]。

将位 2 设置为 1，结果为 [00101 00110 00100 01100 10100]，以十进制表示为 [5 6 4 12 20]。

端口

输入

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Port_1 — 输入信号
标量 | 向量

具有存储整数的指定位的输入信号。

数据类型: single | double | Boolean | fixed point

输出

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Port_1 — 输出信号
标量 | 向量

输出指定位设置为 1 的信号。

参数

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位索引 — 位索引
0 (默认) | 标量 | 向量

位索引，其中位 0 是最低有效位。

编程用法

模块参数：iBit

类型：字符向量

值：正整数

默认值：'0'

模块特性

数据类型	`Boolean^a` \| `fixed point` \| `integer`
直接馈通	`是`
多维信号	`是`
可变大小信号	`否`
过零检测	`否`
^a 建议不要对布尔信号进行位运算。

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

Bit Set

描述

示例

使用 Bit Set 模块

端口

输入

Port_1 — 输入信号
标量 | 向量

输出

Port_1 — 输出信号
标量 | 向量

参数

位索引 — 位索引
0 (默认) | 标量 | 向量

编程用法

模块特性

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Bit Set

描述

示例

使用 Bit Set 模块

端口

输入

Port_1 — 输入信号 标量 | 向量

输出

Port_1 — 输出信号 标量 | 向量

参数

位索引 — 位索引 0 (默认) | 标量 | 向量

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Port_1 — 输入信号
标量 | 向量

Port_1 — 输出信号
标量 | 向量

位索引 — 位索引
0 (默认) | 标量 | 向量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。