Bus to Vector

将虚拟总线转换为向量

库:
Simulink / Signal Attributes
HDL Coder / Signal Attributes

描述

Bus to Vector 模块将虚拟总线转换为向量。Bus to Vector 模块仅用于将隐式的总线到向量转换替换为显式转换。

不接受总线的模块可能隐式将总线转换为向量。当总线被视为向量时，总线元素变得不可访问。要识别和更正用作向量的总线，请使用模型顾问检查检查被视为向量的总线信号或函数 Simulink.BlockDiagram.addBusToVector。

示例

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显式定义总线到向量的转换

打开实时脚本

为了更容易识别意外转换，请使用 Bus to Vector 模块指定可接受的总线到向量转换。

打开并仿真 ex_bus_to_vector 模型。

model = "ex_bus_to_vector";
load_system(model);
sim(model);
open_system(model);

该模型能够正确仿真，但 Gain 模块的输入是总线，而输出是向量。Gain 模块隐式将总线转换为向量。

要插入 Bus to Vector 模块，其中模块隐式将总线转换为向量，请使用 Simulink.BlockDiagram.addBusToVector 函数并将第三个参数设置为 false。

当您使用第三个参数设置为 false 的 Simulink.BlockDiagram.addBusToVector 函数时，该函数将保存模型。为了创建 ex_bus_to_vector 模型的副本，此示例使用 save_system 函数。

model1 = 'ex_bus_to_vector_blocks';
save_system(model,model1)

[blocks,busToVectors] = ...
    Simulink.BlockDiagram.addBusToVector(model1,true,false)

### Processing block diagram 'ex_bus_to_vector_blocks'
### Number of blocks left that are connected to a bus being used as a vector: 2
### Successfully inserted Bus to Vector Blocks in model. Preparing to save model and/or libraries
### To eliminate modeling errors in the future, please enable strict bus modeling by setting the 'Bus signal treated as vector' diagnostic in the Configuration parameter dialog, Diagnostic/Connectivity tab to 'error'
### Done processing block diagram 'ex_bus_to_vector_blocks'

blocks=1×2 struct array with fields:
    BlockPath
    InputPort
    LibPath

busToVectors = 2x1 cell
    {'ex_bus_to_vector_blocks/Bus to Vector' }
    {'ex_bus_to_vector_blocks/Bus to Vector1'}

Gain 模块不再隐式将总线转换为向量。插入的 Bus to Vector 模块显式执行转换。

端口

输入

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Port_1 — 要转换为向量的总线
标量 | 向量 | 总线

输入总线必须由具有相同的数据类型、信号类型和采样模式的标量或一维、行或列向量组成。如果输入是非总线信号，则该模块不进行转换。

输出

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Port_1 — 输出向量
向量

输出向量的维数取决于输入总线元素的维数。如果输入总线包含行向量或列向量，此模块将分别输出一个行向量或一个列向量。否则，输出是一维向量。

模块特性

数据类型	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single`
直接馈通	`否`
多维信号	`否`
可变大小信号	`否`
过零检测	`否`

提示

要在仿真期间识别被视为向量的总线，请将总线信号视为向量配置参数设置为警告或错误。总线信号视为向量的默认设置为无，当模块隐式将总线转换为向量时，此设置不会生成警告或错误消息。
如果您使用另存为将模型保存到 R2007a 之前的 Simulink^® 版本中，则每个 Bus to Vector 模块会被替换为不输出任何内容的空子系统。要在这种情况下使用模型，您必须重新连接，否则就需要纠正每个用来包含 Bus to Vector 模块但现在被空子系统中断的路径。

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

实际数据类型或功能支持取决于模块实现。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

要了解有关使用总线进行 HDL 代码生成的更多信息，请参阅Buses (HDL Coder) 和Use Bus Signals to Improve Readability of Model and Generate HDL Code (HDL Coder)。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

实际数据类型或功能支持取决于模块实现。

版本历史记录

在 R2007a 中推出

另请参阅

Bus to Vector

描述

示例

显式定义总线到向量的转换

端口

输入

Port_1 — 要转换为向量的总线 标量 | 向量 | 总线

输出

Port_1 — 输出向量 向量

模块特性

提示

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

模块

检查

函数

主题

WeChat

Port_1 — 要转换为向量的总线
标量 | 向量 | 总线

Port_1 — 输出向量
向量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。