Sign

指示输入的符号

库:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

描述

对于实数输入，Sign 模块将输出输入的符号：

输入	输出
大于零	1
等于零	0
小于零	-1

当输入 u 为复数标量时，模块输出与 MATLAB^® 结果匹配：

sign(u) = u./ abs(u) (1)

示例

全部展开

实数输入的 Sign 模块行为

打开实时脚本

此示例显示对于向量和矩阵输入，模块何输出一个向量或矩阵，其中每个元素都是相应输入元素的符号。

model='ex_sign_block_matrix_input_real.slx';
open_system(model)

复杂问题的 Sign 模块行为

打开实时脚本

此示例显示当向量或矩阵输入的元素为复数时，该模块如何使用与标量输入相同的公式。

model='ex_sign_block_matrix_input_complex.slx';
open_system(model)

扩展示例

容错燃油控制系统建模

此示例说明如何结合使用 Stateflow® 和 Simulink® 的功能来进行混合系统建模。这种类型的建模对于具有基于离散事件的多种可能运行模式的系统特别有用。传统的信号流在 Simulink 中处理，而控制配置的更改在 Stateflow 中实现。此示例中所述的模型表示一个汽油发动机的燃油控制系统。该系统具有稳健性，因为它可以检测到单个传感器的故障，并且可以动态重新配置控制系统以实现不间断运行。

打开模型

质量-弹簧-阻尼器系统中的粘滑摩擦和硬限位模型

此示例说明了一种方法，您可以使用该方法将来自粘滑运动的硬限位和摩擦变化合并到一个质量-弹簧-阻尼器模型中。

打开实时脚本

端口

输入

全部展开

Port_1 — 输入信号
标量 | 向量 | 矩阵

输入信号，其符号将决定输出。

模块仅支持浮点数据类型（即 double 和 single）的复输入信号。

输出

全部展开

Port_1 — 输出信号
标量 | 向量 | 矩阵

输出信号，它是输入信号的符号。

参数

全部展开

启用过零检测 — 启用过零检测
`on` (默认) | `off`

选择此项以启用过零检测。有关详细信息，请参阅过零检测。

编程用法

模块参数：ZeroCross

类型：字符向量 | 字符串

值：'off' | 'on'

默认值：'on'

采样时间(-1 表示继承) — 采样之间的时间间隔
`-1` (默认) | 标量 | 向量

指定采样时间间隔。要继承采样时间，请将此参数设置为 -1。有关详细信息，请参阅指定采样时间。

依赖关系

仅当您将此参数设置为 -1 以外的值时才可见。要了解详细信息，请参阅不建议设置采样时间的模块。

编程用法

要以编程方式设置模块参数值，请使用 set_param 函数。

参数:	`SampleTime`
值:	`"-1"` (默认) \| scalar or vector in quotes

模块特性

数据类型	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`否`
可变大小信号	`否`
过零检测	`是`

扩展功能

全部展开

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

复数数据支持

此模块支持复信号的代码生成。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

另请参阅

Abs

Sign

描述

示例

实数输入的 Sign 模块行为

复杂问题的 Sign 模块行为

扩展示例

容错燃油控制系统建模

质量-弹簧-阻尼器系统中的粘滑摩擦和硬限位模型

端口

输入

Port_1 — 输入信号 标量 | 向量 | 矩阵

输出

Port_1 — 输出信号 标量 | 向量 | 矩阵

参数

启用过零检测 — 启用过零检测 on (默认) | off

编程用法

采样时间(-1 表示继承) — 采样之间的时间间隔 -1 (默认) | 标量 | 向量

依赖关系

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Port_1 — 输入信号
标量 | 向量 | 矩阵

Port_1 — 输出信号
标量 | 向量 | 矩阵

启用过零检测 — 启用过零检测
`on` (默认) | `off`

采样时间(-1 表示继承) — 采样之间的时间间隔
`-1` (默认) | 标量 | 向量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。