FPGA开发流程中的HDL代码生成和验证

日益复杂的设计需求和产品快速迭代要求对传统FPGA开发流程提出了挑战。使用MathWorks HDL代码生成和验证工具，从硬件可实现的M语言或Simulink模型自动生成可读、可追溯、可综合的VHDL或Verilog代码，并将生成的代码或原有手写代码与模型进行联合仿真、FPGA在环仿真，同时还可将模型和测试导出为适用于UVM环境的SystemVerilog DPI-C组件。本次演讲为您介绍以下内容：

  • HDL代码生成流程
  • 自动定点化流程
  • HDL代码生成中的优化
  • 联合仿真和FPGA在环仿真流程
  • UVM验证支持

出版年份: 2020 年 7 月 18 日

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HDL Coder enables high-level design for FPGAs, SoCs, and ASICs by generating Verilog and VHDL code. You can use the generated HDL code for FPGA programming, ASIC prototyping, and production design.

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