addCustomLiberoDesign

指定 Microchip Libero SoC 导出的模块设计 Tcl 文件

自 R2022b 起

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语法

addCustomLiberoDesign('CustomBlockDesignTcl',bd_tcl_file)

说明

addCustomLiberoDesign('CustomBlockDesignTcl',bd_tcl_file) 指定包含 Microchip Libero® SoC 嵌入式系统设计的导出模块设计 Tcl 文件。如果您的综合工具是 Microchip Libero SoC，请使用此方法。

输入参数

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从您的 Microchip Libero SoC 嵌入式系统设计工程中导出的模块设计 Tcl 文件，指定为字符向量。Tcl 文件名必须与 Libero 模块图名称相同。

示例: 'design1_led.tcl'

提示

  • 如果您有多个 AXI 主 IP，在自定义模块设计 Tcl 文件中，您必须确保 AXI 主 IP 连接到同一个 AXI 互连 IP。HDL IP 核中的 AXI4 从设备接口也连接到此互连。

  • 如果您的综合工具是 Xilinx® ISE，请使用 addCustomEDKDesign 方法。

  • 如果您的综合工具是 Altera® Quartus® II，请使用 addCustomQsysDesign 方法。

版本历史记录

在 R2022b 中推出

另请参阅

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