Clock

为逻辑系统生成时钟信号

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  • Clock block

库:
Simulink Extras / Flip Flops

描述

Clock 模块为逻辑系统生成时钟信号。Clock 模块在指定采样周期的前半部分输出 1，在采样周期的后半部分输出 0。您可以使用 Clock 模块控制 D Flip-Flop 和 J-K Flip-Flop 模块（在 Simulink Extras / Flip Flops 库中）及其他使能触发子系统的执行。

端口

输出

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时钟信号，指定为在采样周期的前半部分为 1，之后为 0。

数据类型: double

参数

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指定采样周期。Clock 模块在采样周期的前半部分输出 1。采样周期必须为标量。

版本历史记录

在 R2006a 之前推出

另请参阅

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