D Flip-Flop
对启用了正沿触发的 D 触发器进行建模
库:
Simulink Extras / Flip Flops
描述
D Flip-Flop 模块对启用了正沿触发的 D 触发器进行建模。D Flip-Flop 模块有三个输入：
D - 数据输入
CLK - 时钟信号
!CLR - 使能输入信号
在时钟信号的正（上升）沿，如果将模块使能（!CLR 大于零），则输出 Q 与输入 D 相同。D Flip-Flop 模块的真值表如下。
注意
D Flip-Flop 模块将非零输入视为 true (1)。
| D | Q | !Q |
|---|---|---|
| 1 | 1 | 0 |
| 0 | 0 | 1 |
如果未将该模块在时钟信号的上升沿使能，Q 将重置为零。当时钟信号不上升时，模块保持先前的状态。
布尔或双精度数据类型的逻辑信号
将逻辑信号实现为布尔数据(而不是双精度数据) 配置参数设置会影响 D Flip-Flop 模块的输入和输出数据类型，因为 D Flip-Flop 模块是使用 Logical Operator 模块的封装子系统。封装子系统中的 Logical Operator 模块具有以下参数设置：
| 模块参数 | 设置 |
|---|---|
| 输出数据类型 | 继承: 逻辑值 |
| 要求所有输入和输出具有相同的数据类型 | On |
有关将逻辑信号实现为布尔数据(而不是双精度数据) 配置参数的详细信息，请参阅将逻辑信号实现为布尔数据(而不是双精度数据)。
端口
输入
输出
版本历史记录
在 R2008b 中推出
